对ＦＰＧＡ稍微有点了解的朋友们都知道FPGＡ的开发语言目前主流的有两种，verilog和VHDL这两种硬件描述语言，现在system verilog也是工程师开发FPGA的主流语言，由于本人限于时间原因，没有学习过system verilog 这里不对它做过多的介绍。VHDL起源于军方，verilog起源于民间。关于这两种硬件描述语言的具体的来源请问度娘。目前大多数高校里面讲述的VHDL语言，而公司大多数是采用verilog语言，所以为了工程的需求，这里主要和大家聊一聊verilog。

       在这里推荐一下verilog语法的相关教程：

       verilog 语法方面的书中文版的我比较喜欢夏宇闻教授的有关verilog语法方面的书，这一般图书馆都会有的。

      英文方面推荐《verilog黄金指南和一个verilog》教程的网址：verilog 学习网址 广告还是比较多，但是内容还是很不错的。

     由于有关verilog语法的内容还是比较多的，希望大家能够参考以上的书籍进行认真学习，希望掌握verilog语法有关的朋友们可以参考上面给出的资料。

     verilog语法子集分为硬件可综合和不可综合的语法子集，对于不可综合的语法子集往往用于仿真脚本的书写，前一段时间我写过一篇关于modelsim仿真的博客，大家可以参考一下。在下面的博文中，我将以具体的例子想大家介绍有关的verilog语法。