由于固网短信电话专用SOC芯片的设计采用VHDL语言进行自上而下的硬件设计，这里对VHDL语言及其设计流程作一个简单介绍。

VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，翻译成中文就是超高速集成电路硬件描述语言。VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。与其他硬件描述语言相比，VHDL具有以下特点：功能强大、设计灵活；支持广泛、易于修改；强大的系统硬件描述能力；独立于器件的设计、与工艺无关；很强的移植能力；易于共享和复用。

与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。

在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各个环节逐步求精的过程。一个项目的设计过程包括从自然语言说明到VHDL的系统行为描述，从系统的分解、RTL模型的建立、门级模型产生到最终的可以物理布线实现的底层电路，就是从高抽象级别到低抽象级别的整个设计周期。后端设计还必须包括涉及硬件的物理结构实现方法和测试（仍然利用计算机完成）。自顶向下的设计流程如图