随着集成电路设计工艺的发展，半导体的几何尺寸越来越小，interconnect的delay已经超过GATE        的延迟，成为主要延迟。因此线负载模型不在适用于.18及以下工艺尺寸。说到此 连线的延迟有四种常用模型，WLM（Wire Load Model）；Steiner(half-perimeter半周长或者 Manhattan distance 曼哈顿距离)；Global （Global routing后，提取RC参数）；Detail（做完所有routing后，提取RC参数）。因此可见准确性越来越高。

中间两个可以归为 Physical Compiler。PC相比DC是加入了placement engine（布局引擎），组成物理综合工具。不过早就合并到ICC里。

随着技术的发展，越来越经常使用topographical technology，简称DC-T ，需要使用物理库（PDB格式或者Milkway格式）。

逻辑综合。通过综合工具逻辑级行为描述转换成使用门级单元的桔构(也称为网表描述)。同时还要进行门级逻辑仿真和测试综合；物理综合。将网表描述转换版图即完成布图设计。 

所谓的加紧约束一般也就是不要超过10%，

电路优化的三个阶段，结构级（HDL描述或者unmapped ddc）、逻辑级（mapped ddc）、门级。