【晒运动】+ 黑导瞎逛记
本人运动就是脑子一热那就动动 脑子不热那就不动....平时爱好广泛 什么都玩山地车 户外越野 自驾 羽毛球 游泳（刚开始学 嗯 泳池水的味道还可以）。 济南多山，有很多的户外组织玩穿越。自己偏向一个人撒欢跑，轻度越野 山地车 我的...
发表于 10/14/2016 12:58:11 PM
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【推荐图书】+情怀--IC设计中文类书籍
不得不说这两年关于FPGA、IC的书简直像井喷一样出现，以前大家都在网上发个贴写个博客交流，现在“一（lei）言（ji）不（wan）合（cheng）”就出书。 IC行业，也是刚入门，不敢妄加评议。从初学的角度来看，现在大陆的培...
发表于 6/8/2016 8:28:03 PM
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FPGA设计技巧与案例详解读书笔记之波形发生器
波形发生器 设计目标：使用FPGA与DAC实现一个频率可调相位可调的正弦/锯齿/三角/方波的信号发生器。 设计之初首先确定整体框图，这样在写分模块的比较清晰，也知道每个模块之间的连接方式。这里分成三个子模块，分别是按键输出、DDS以及DAC...
发表于 3/25/2016 10:18:29 AM
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FPGA时钟域
发表于 12/15/2015 10:45:26 AM
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FPGA复位设计
发表于 12/15/2015 10:44:50 AM
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单比特信号跨时钟域处理
发表于 12/14/2015 4:25:21 PM
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06 物理综合
随着集成电路设计工艺的发展，半导体的几何尺寸越来越小，interconnect的delay已经超过GATE的延迟，成为主要延迟。因此线负载模型不在适用于.18及以下工艺尺寸。说到
发表于 6/5/2015 8:59:21 AM
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05 时序分析
DC约束的过程其实也就是一个建模的过程，目的在于模拟芯片的实际工作情况。在compile后report_timing不加其他命令默认最差的一个,加上_max_path2即每个group中最差的两个。这里path_group是有几个clk有几个group。，与check_timing的区别
发表于 6/5/2015 8:58:41 AM
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04 IO约束
时序约束的目的在于满足setup/holdtime。Setup的效果是数据不能太慢，hold是不能太快。dc中的路经以及startpoint，endpoint。所谓startpoint就是：1.inputport（顶层设计的输入端口）2.clockpinofsequentialcell（触发器的clockpin）所谓
发表于 6/5/2015 8:58:12 AM
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03 环境约束
上面所说的port为DC中六大object之一，design、clock、port、cell、pin、net。Design：设计名称，理解为***.v中的***；Clock：时钟；Port：design的input，output；Cell：design中调用的模块或低一层design；Pin：例化cell的输入输出Net：cell间内部互联线//从上
发表于 6/5/2015 8:55:39 AM
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02 时钟约束
继上面介绍了setup文件的基本书写，简单介绍下时钟设置及简单地时序，面积，PVT设置约束。DC的约束是基于路径的，这里所谓的路径起点是inputport或者clockportofflip-flop或者纯组合逻
发表于 1/9/2015 11:49:01 PM
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.synopsys_dc.setup编写
DC全称Design
compiler，synopsys公司的综合工具，这综合EDA算这一家独大了。以自己的应用情况，写下自己基础使用。 启动： 常用就是dc_shell...
发表于 1/6/2015 8:20:00 PM
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有限状态机设计注意点
读FSM设计指导笔记1.一段式VS两段式三段式第二种编码将同步时序和组合逻辑分别放到不同的程序块（process，block）中实现。这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器
发表于 12/28/2014 7:56:45 PM
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虚拟机Linux系统中安装SYNOPSYS工具
虚拟机：VMware10操作系统：redhat本人用版本为12版，上传资料为09版经验证均可已安装后出现lincense验证正确，配置文件正确，不能启动，尚未解决，请教别人后再续。。。。安装步奏已上传，互相交流
发表于 12/2/2014 7:13:01 PM
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安装vmtools之后不能在虚拟机和主机之间复制粘贴的解决之一
虚拟机采用VMware10.0系统系统RedHat安装vmtools后还是不能直接拖拽，尚未解决。经查相关资料，A说红帽本身不行，B说分
发表于 12/2/2014 3:41:43 PM
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