对边沿对齐源同步输入端口的约束
相对于FPGA来说，边沿对齐源同步输入端口，指的是FPGA同时接收外部器件传过来的数据和时钟信号，并且用接收到的时钟信号去锁存传过来的数据。模型如下图所示：对此模型进行约束，分下面几个步骤：1.对时钟的约束。建立virtual，base和generatedclocks。virtualclo
发表于 2012/11/28 下午3:07:09
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