Cyclone2 vs Cyclone3(二)
IOElementCyclone2的IOEs包含有一个双向Buffer，以及三个寄存器(OutputEnable,input,output)；Cyclone3的IOEs包含有一个双向Buffer，以及五个寄存器(OutputEnable,twoinputs,twooutput)，也就是说Cyclone3的IOEs能够以更好的时序支持DDR输出，当我们需要DDR输出，可以把
发表于 9/8/2010 1:57:31 PM
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Cyclone2 vs Cyclone3(一)
发表于 9/7/2010 2:24:10 PM
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掌控全局时钟网络资源
全局时钟驱动整个FPGA的单元模块，但是相对LC，M9K，全局时钟资源很少，所以需要合理的分配。哪些信号会消耗全局时钟网络呢？外部输入或者内部产生时钟，时钟使能，异步清零信号以及其他高扇出信号。我以前一直认为全局时钟资源交给QuartusII自动分配就可以得到最优结果
发表于 9/1/2010 4:34:43 PM
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同步时序约束之INPUT_DELAY详解
最近听Altera的FAE说：“以后Altera器件会慢慢转变为只支持TimeQuest时序分析工具”。虽然TimeQuest已经出来很久，但始终没有仔细研究过，不过现在有动力了。时序约束主要是为了满足器件稳定工作在我们需要的工作频率，而是否满足工作频率又取决于SetupSlack
发表于 8/31/2010 3:39:59 PM
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AlteraFPGA使用通用SPIFlash
Altera器件有EPCS系列配置器件，其实，这些配置器件就是我们平时通用的SPIFlash，据AlteraFAE描述：“EPCS器件也是选用某家公司的SPIFlash，只是中间经过Altera公司的严格测试，所以稳定性及耐用性都超过通用的SPIFlash”。就本人看来，半导体的稳定性问题绝
发表于 8/27/2010 10:03:50 AM
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