锁相环为无线电发射中使频率较为稳定的一种方法,主要有VCO(压控振荡器)和PLL IC ,压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLL IC所产生的本振信号相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复!达到锁频的目的!!能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

ADF4110系列频率合成器可以用来在无线接收机和发射机的上变频和下变频部分实现本振。由低噪声数字鉴频鉴相器(PFD)、精密电荷泵、可编程基准分频器、可编程A和B计数器以及双模预分频器(P/P+1)组成。A（6位）、B（13位）计数器与双模预分频器(P/P+1)配合，可实现N分频器(N = BP+A)。此外，14位参考分频器（R分频器）允许PFD输入端的REFIN 频率为可选值。如果频率合成器与外部环路滤波器和电压控制振荡器(VCO)一起使用，则可以实现完整的锁相环(PLL)。所有片内寄存器均通过简单的三线式接口进行控制。这些器件采用2.7 V至5.5 V电源供电，不用时可以关断。

ADF4110内部的N分频器(包括P分频器、B分频器和A分频器三个部分)的分频比应为15000，即N=PB+A=15000。可选取P=64，B=237，A=32。工作过程分为频率牵引过程和相位锁定过程，频率牵引过程是一个完全的非线性过程，相位锁定过程是一个近似的线性过程。ADF4110可知，器件的底噪是一213dBc／HZ，晶振两分频之后鉴相。理论能达到117dBc/Hz，由于使用锁相环倍频会使相噪以20log(N)被恶化，鉴相会使相噪以10Iog被恶化，采用的晶振相噪为一135dBc／Hz，故不能达到理论值，由于晶振的限制，考虑晶振相位噪声的话，系统的最后理论输出相位噪声能达到102dBc／Hz。如果要是在仿真的情况下，就会达到很好的结果，这是因为在实际情况中，输出的电容会有影响，同时在布线过程中，因为导线平行也会引入电容电感等影响，引入的噪声都会是实际值偏出测量值。而且单片机对锁相环的相位噪声影响很大，所以在送数完毕之后，最好把单片机置为掉电模式，减小单片机对整个系统的影响。