通常情况下，锁相环频率合成器的带内相位噪声主要取决于频率合成器，相对来说VCO 的贡献很小。锁相环对VCO的输入噪声具有低通特性，对VCO本身的噪声具有高通特性，这是一对矛盾。因为要抑制输入噪声，环路带宽希望越窄越好；要抑制VCO本身的噪声，希望环路带宽越宽越好。相位噪声的测量需要频谱分析仪。曾经看到过一篇文章叫做关于《利用ADF4113设计数字锁相式频率源》，这里就介绍了利用ADI公司的ADF4113和OP07进行设计，他讲述了如何利用集成芯片实现频率源小型化方法，并利用软件快速准确的设计。

注意一点，普通频谱分析仪读出的数据需要考虑分辨带宽的影响，相应的要求频谱仪要具有Marker Noise的功能，这样可以直接从频谱仪上得到Marker Noise的值，如果没有Marker Noise 的功能，则需要通过Marker 在指定偏移处测量噪声的值，然后再通过公式（MKR Noise = MKR Value - 10logRBW）得出相噪值。但是不用担心这点，因为基本上一般的高级一点的频谱分析仪都能给出这个值。相位噪声是信号在频域的度量。在时域，与之对应的是时钟抖动（jitter），它是相位噪声在时间域里的反映，大的时钟抖动在高速ADC应用中会严重恶化采样数据的信噪比，尤其是当ADC模拟前端信号的频率较高时，更是要求低抖动的时钟。时钟抖动可以通过相位噪声积分得到，具体实现如下：计算从给定的起始频率偏移处到结束频率偏移处的相位噪声和A，单位为dBc；对A进行取对数操作；求相位抖动均方值（rms phase jitter），单位为弧度；将弧度值转换成时间单位，秒或者皮秒。只有表面安装元件才应被用于电源噪声耦合网络。在进行抖动测量之前，应对电源上的噪声进行特性化处理。尽管锁相环会把额外的高频噪声加到电源上，但这种附加噪声应被忽略不计，因为它与锁相环输出有关。在仿真的时候，我们通常为了和实际情况向吻合，所以要加入一些噪声，可以加入一些白噪声，然后根据输入输出适当的分析这些噪声的影响。相环基准输入触发示波器，并观察第一个锁相环输出边缘期间的移动来测量。当基准输入和锁相环输出信号由相同的示波器进行片外驱动时，可消除与锁相环无关的那些时钟输出通路上的干扰抖动。进行以上两种测量应采用噪声相对较低的基准时钟。锁相环中每个部分都会产生噪声，这就会引入杂散，之前说过这个问题了。这是就不说了。