基于Verilog的SDRAM控制器
实验条件：工具：QuartusII6.0,SignalTapIIFPGA：AlteraCycloneEP1C12Q240C8NSDRAM：HY57V283220T-6写SDRAM时的时序图：读SDRAM时的时序图：-------------------------------华丽的分割线----------------------------------------------------------------
发表于 10/11/2012 10:02:42 PM
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