1 FPGA是由组合逻辑和D触发器构成的

2 组合逻辑 是什么类型，用verilog怎样实现，他的时序是怎样的，组合逻辑存在竞争与冒险，如何解决竞争与冒险。

3 D触发器的机构，他的时序，建立时间与保持时间，如果不满足会出现亚稳态，亚稳态有哪些危害，他会出现在什么地方，怎么解决这个问题（单一信号，多信号）

4 组合逻辑和D触发器是合理的结构，那么什么是不合理的结构，他的时序是什么样子，用verilog怎样实现，那么什么是行为描述，什么是状态机设计。

5 时钟是FPGA 中很重要的部分，如何考虑时钟的倾斜（skew），时钟的频率，影响频率的关键路径是什么，怎么解决这个事情，如何做到流水线设计