1 什么是组合逻辑  用与或非门搭建的，或者他们组合搭建的即为组合逻辑。

2 组合逻辑用verilog怎么表示   always@（*） begin   b=a；end  或者   assign  b=a；

3 组合逻辑的时序，只要是输入改变，输出必然改变。

4 组合逻辑竞争与冒险  因为线路上必定有延时，所以谁先到达的结果不一致，所以存在竞争与冒险。

5 如何解决这个问题  ，不能采用靠电路延时来解决这个问题，因为这种延时不可控，只要是逻辑电路必定有延时，那怎么办，我们把它用在一定的场合，比如触发器，因为d触发器只是上升沿的时候才会改变数据。其他时候你愿意怎么变就怎么变。如果后续电路要求平整的电路，那么把组合逻辑的电路，用寄存器输出打一次。

6 有些组合逻辑是不可实现的， 1） initial  语句不能实现，#（延时不能实现） 如果硬要延时，需要数时钟个数。2）for语句不能实现，因为没有电路可以实现 3）高阻态和不确定态不能实现，因为电路要么有电要么没电。