1 在FPGA中只有D触发器，不存在rs，jk触发器之类的。

2 在不满足建立和保持时间的时候，会出现逻辑判断错误，更严重的是会产生亚稳态（虽然出现的概率比较低，但是还是可能会出现）

3 亚稳态的危害，因为亚稳态的存在，逻辑中会有未知的状态，加入说有个状态机，程序不知道跳到哪个状态，所以就会挂死!

4 亚稳态出现的情况，1）不满足时序要求 2）异步时钟，3）异步接口 ，2,3 可以总结为不受本地时钟控制的情况

5 如何处理单信号的亚稳态，把信号连打两拍，因为出现亚稳态的概率不是很大，连续出现两次的概率几乎为0，所以信号就会很稳定，中间的打第一次的信号不可用作其他地方。

6 如何处理多信号的亚稳态，1)使用fifo，fifo内部结构已经对信号进行了异步时序处理 ，这是对于比较大的数据量而言，2）对于数据量比较小的情况而言，在发送端，产生一个数据使能信号，在使能的情况下，把数据放到数据总线上，在接收端，把使能信号打两拍，（引入同步机制）当检测到同步信号的时候，把数据从数据总线上拿下。当然需要特别注意的事情，发送端数据使能和数据的长度。