1 组合逻辑加D触发器为合理的结构，组合逻辑环卫不合理的结构，组合逻辑经过D触发器形成逻辑环是合理的结构。

2 组合逻辑不能连接到D触发器的时钟和复位引脚，因为存在着竞争和冒险

3 D触发器输出不能连接到时钟和复位引脚，因为二者是FPGA中非常重要的部分，有布局布线要求。

4 不能因为想提高速率用双边沿触发，因为FPGA只进行单边沿优化，这样对时序分析就不利。如果想提升速率，提高时钟的速率。

5用状态机是要用三段式。其实条件，转移条件，输出。