1 FPGA时钟的偏移（skew）基本上可以忽略不计。但是如果是正向偏移，会让建立时间的时间裕量增大，反向偏移会让时间减小。

2 当建立时间的时间裕量为0时，当前设计的设计频率已经达到了最大值。

3影响频率的最大延迟的路径为关键路径。

4如何优化关键路径，采用流水线结构，比如把3个串行的乘法器变成并行的两个，这一步软件会自动做到，他会根据你的时序约束自动优化，但是如果依然不够，需要进一步拆分，这软件就不会自动优化了，你需要手动的变成乘加，如果还不行，需要再简化，转换成与或非门