【赛灵思FPGA】基于FPGA的频率计设计
首先是将频率分频，产生1HZ频率，程序如下：---------------------------------------------------------------------说明:分频模块，将标准输入频率分频为1HZ--文件:fenpin.vhd--作者:--日期:2012/04/09--修改:--软件:AlteraQuartusII9.0--芯片:AlteraCycloneFPG
发表于 12/10/2012 10:11:51 PM
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