Reborn

https://blog.csdn.net/Reborn_Lee是我的原博客地址(内容广泛),在AET令立一个博客,专门记录硬件、FPGA相关的内容吧。

静态时序分析基础

目录静态时序分析(SAT)相关参数分析建立和保持时间(数据输出延时)(触发器从时钟有效,数据从输入到达输出的时间)和缓冲延时发射沿(launch edge)与锁存沿(latch edge)数据到达时间(Data Arrival Time)时...

组合逻辑中的竞争与险象问题(五)

上篇博文:组合逻辑中的竞争与险象问题(四)说到了险象的分类,通过险象的分类,我们同时也明白了什么样的竞争会引起什么样的险象。这篇博文来分析,险象对数字电路的影响以及如何消除险象?险象对数字电路的影响如果组合逻辑是同步电路中的组合成分,那么其...

组合逻辑中的竞争与险象问题(四)

上篇博文:组合逻辑中的竞争与险象问题(三)讲解了险象的定义,即竞争引起的非预期输出,同时给出了分析,对什么样的竞争会引起险象。这篇博文继续讲解险象问题,重要突出险象的分类。上篇博文最后提出了化简后具有多个半开关的电路,可能会导致险象的阻塞,...

组合逻辑中的竞争与险象问题(三)

上篇博文:组合逻辑中的竞争与险象问题(二)讲了半开关的相关知识,更确切的说是竞争的根源问题。这篇博文将险象问题。险象的定义有竞争引起的非预期行为就叫做险象。可见,竞争是险象的前提。但是竞争就一前提的存在,并不一定会引起险象,什么样的竞争会引...

组合逻辑中的竞争与险象问题(二)

竞争与险象的讨论前提当多个输入发生变化时,由于变化时刻以及延迟的影响,组合逻辑的输出中必然存在着不稳定态。但是通过上篇博文的分析:组合逻辑中的竞争与险象问题(一),我们发现即使仅有一个输入发生变化时,组合逻辑的输出仍可能存在问题,这便是组合...

组合逻辑中的竞争与险象问题(一)

针对单输出的组合逻辑进行简单分析,而多输出的组合逻辑可分解为多个但输出的组合逻辑。单输入的组合逻辑对于一个简单的非门电路,它的输出将永远跟随输入变化,即使考虑到门延迟、线延迟的影响,输出波形最多也就是比输入波形在时间上滞后一些罢了,并不会出...

关于复位的解惑笔记

复位的基本目的是使器件进入到可以稳定工作的确定状态,这避免了器件在上电后进入到随机状态导致跑飞了。在实际设计过程中,设计者必须选择最适合于设计本身的复位方式。

门控时钟专题

目录门控时钟定义?到底要不要使用门控时钟?门控时钟降低功耗的原理?门控时钟设计原理?参考文献:门控时钟定义?门控时钟,指的是由组合逻辑产生的时钟,其中,组合逻辑的输入可以全部是数据信号,也可以包含原始时钟信号。由于组合逻辑中的基本单元是与或...

稳态与亚稳态总结

如果触发器的输入电压采样时间过短,即时序不够,则触发器需要花很长时间来实现输出逻辑达到标准电平,也就是说,电路处于中间态的时间变长,使得电路“反应”迟钝,这就是“亚稳态”。(例如输入信号在时钟有效沿的建立时间和保持时间之间改变了,导致不满足触发器的建立时间或保持时间,导致输出有一段时间的不稳定态,就是亚稳态。)

时钟偏斜及其影响

时钟偏斜的概念有很多人知道,也有很多人写成了博客,但是时钟偏斜的影响却很少有人提及,有幸偶看《高性能FPGA系统——时序设计与分析》,上面对时钟偏斜的分析可谓之全面了,记录下来备忘!时钟偏斜的概念?时钟偏斜是一个时钟信号沿着同一个时钟网络到...