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Reborn
https://blog.csdn.net/Reborn_Lee是我的原博客地址(内容广泛),在AET令立一个博客,专门记录硬件、FPGA相关的内容吧。
稳态与亚稳态总结
如果触发器的输入电压采样时间过短,即时序不够,则触发器需要花很长时间来实现输出逻辑达到标准电平,也就是说,电路处于中间态的时间变长,使得电路“反应”迟钝,这就是“亚稳态”。(例如输入信号在时钟有效沿的建立时间和保持时间之间改变了,导致不满足触发器的建立时间或保持时间,导致输出有一段时间的不稳定态,就是亚稳态。)
亚稳态,fpga
发表于 2018/12/11 22:59:50
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Reborn
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