FPGA配置方式【转】
1FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。主动串行（AS）由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS
发表于 2015/8/31 16:35:55
阅读（3271）
FPGA内部构成
可编程逻辑的发展：PAL/GAL:PAL——ProgammableArrayLogic可编程阵列逻辑GAL——GenericArrayLogic通用可编程阵列逻辑PLD:ProgammableLogicDevice
发表于 2015/8/30 11:09:35
阅读（3139）
ALTERA的DDR2 ip核使用
1、官方手册HighPerformanceControllers.pdf外部存储器接口（ALTMEMPHY）用户手册.pdf2、DDR2的IP核有两个，我只使用了这一个，所以就把这个先记录下来。ALTMEMPHYip核由三部分构成，一部分是最底层的SDRAM（统指动态RAM）驱动，HighPerformanceControl对底层驱动封装了
发表于 2015/8/26 14:43:14
阅读（4657）
xilinx和altera 资源对比
xilinx和altera资源对比：要比较Xilinx和Altera的FPGA，就要清楚两个大厂FPGA的结构，由于各自利益，两家的FPGA结构各不相同，参数也各不相同，但可以统一到LUT(Look-Up-Table)查找表上。LUT是FPGA(FieldprogrammableGateArray)的核心。仅就逻
发表于 2015/8/6 14:19:05
阅读（3237）
时序约束中 跨时钟域的时钟约束
一直做了好久的时序约束，包括源同步输入数据、源同步输出数据以及SDRAM端口的约束，做完这些之后TimeQuestTimingAnalyzer还是有红色的slack也就是值是负的不满足时序约束：如图：仔细看其中的错误信息都是dcfifo中错误，当初还以为altera的ipcore需要特殊的约束呢或者
发表于 2015/7/16 10:19:30
阅读（6950）
同步复位和异步复位的优缺点
同步复位和异步复位的比较虽然一直在用异步复位同步释放，但是究其优缺点还是要根据RTL级来充分理解一下：一、特点：同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用V
发表于 2015/7/15 15:15:52
阅读（3650）
初学xilinx -- ise 与 quartus 文本操作之不同
记得大约两年前刚开始接触的FPGA就是xilinx当时，没多久由于项目需要转了altera。为了扩宽自己的知识面，最近开始玩玩xilinx。quartusii:1、可以进行列选，进行更改数值。2、双击变量，相同的变量会跟着高亮。ISE:1、可以进行列选，但是不能执行更改数值，只能删除列选
发表于 2015/6/22 13:03:13
阅读（2556）
奇、偶、半整数 分频（除频器）- verilog
奇、偶、半整数分频（除频器）-verilog对于时钟比较多的设计，单纯的用PLL分频、倍频，恐怕难以达到设计的要求，比如SPI、I2C的典型时钟分别1MHz、100KHz。在FPGA内部用全局时钟分频则相对比较实用，可移植性好。下面针对奇数分频、偶数分频、半分频分别做介绍。
发表于 2015/5/23 13:07:32
阅读（15754）
PWM 任意频率 任意占空比 - LM3401
一、硬件架构光源控制芯片LM3401,是美国国家半导体公司NationalSemiconductor的产品，其典型特点：1、2.8ATypicalSwitchCurrent2、HighSwitchingFrequency—525KHz(L
发表于 2015/5/15 10:00:39
阅读（4192）
初学者很不错的文章
和往常一样周六了，打扫完卫生，下班，周日休息。本人实习生，在公司住，所以下班对于我来说身体上是名词，精神上是动词。这篇文章层看过不只一遍，每次看都觉得写得很好。所以果断转过来，做个笔记。红字部是本人觉得更为精彩的部分。。。长期以来很多新入
发表于 2015/5/9 18:51:52
阅读（1358）
浅谈 内存-带宽
转http://blog.chinaunix.net/uid-14214482-id-3220464.html内存带宽计算公式：带宽=内存核心频率×内存总线位数×倍增系数。先容我从DDR的技术说起，DDR采用时钟脉冲上升、下降沿各传一次数据，1个时钟信号可以传输2倍于SDRAM的数据，所以又称为双倍速
发表于 2015/4/9 21:12:46
阅读（2001）
Quartus II 中文注释乱码解决办法
有些时候我们用QuartusII打开不同版本创建的工程文件时，往往会出现下列提示点Yes后，QuartusII会自动把文件转换成我们安装的版本。但是却出现了下图中糟糕的情况，我们发
发表于 2015/3/31 22:54:56
阅读（4917）
FPGA 10W LES 之 开发 笔记
最近用FPGA做了一个月的VITA1300相机，接着又做了一个月的CAN通信，当然工作可以使穿插进行，比如你投了相机的PCB这几期间你可以写CAN通信。至于CAN通信以后会说。重点介绍相机VITA1300。虽然是CMOS相机（此前用过OV7725、MT9V034、MT9M001的基础），但是此
发表于 2015/2/10 18:45:01
阅读（2148）
In-System Sources and Probes Editor
本文来自SF-CY3FPGA套件开发指南Ver7.20（by特权同学）.pdfIn-SystemSourcesandProbesEditor，这种方式是通过例化一个定制的寄存器链到FPGA器件内部。这些寄存器链通过JTAG接口与QuartusII通信，它又能够驱动FPGA器件内部的某些输入节点信号，
发表于 2015/2/6 21:06:38
阅读（4545）
SignalTap II Logic Analyzer 学习笔记
http://www.cnblogs.com/crazybingo/archive/2011/07/26/2117262.html根据CB的博客做了一下SignalTapII,利用QUARTUS13.0随便写了一个小灯闪烁的verilog代码，如下：moduleled(inputclk,inputrst_n,outputled_out);reg[23:0]cnt=24'd0;always@(posedgeclkornegedgerst_n)
发表于 2015/2/5 13:17:06
阅读（3989）
