System Verilog学习笔记
之前用到是Verilog但是写过一段时间发现同一个模块同和几次几次结果都不一样有时之前是好的但是之后再次编译时发现功能和之前的不一样最后发现综合出来的东西和之前不一样这是由于verilog语法不严谨（初学者不好把握没有几年的功底这个是写不好
发表于 11/11/2014 5:15:04 PM
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