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Vivado使用——近期小问题、经验总结

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Vivado使用——近期小问题、经验总结



1Logic Analyzer的使用

vivado逻辑分析仪的使用》一文中提到如下问题:

打开Hardware Manager,选择Open New Target,按照向导走完,发现无法和ILA建立通信链接。

原因:在选择待抓取信号的时钟域时,Vivado一般默认定位PS_CLK0,所以只有PS运行起来了,该时钟信号有输出,ILA才正常工作。因此在程序未run起来的情况下,会出现无法建立通信的错误。

解决:首先在SDK中完成FPGA Bitstreamdownload,设置断点,点击Debug按钮,进入main函数(直接run也可以,视需求而定);然后再返回Vivado主界面,打开Hardware ManagerOpen New Target,这时,Vivado会自动检测到正在工作的ILA

2、如何删除整个net网络中的某根连线

Block Design阶段,将某个IPpin连接到net网络中时,一旦连接成功,会发现单击刚刚连接的线,会选中整个net网络,那么如何删除net中的某一段连线呢?

如果你很快意识到自己的失误,那么有可能利用“撤销”功能实现该线的删除。但是,如果是保存过的工程,或者是后期检查时发现某根线不需要,该怎么办呢?

方法如下:选中你想删除的线所连接的pin,单击鼠标右键,在弹出的菜单中选择“Disconnect Pin”命令,就会删除连接在该pin上的连线,而不是删除该连线所属的网络,如下图所示。

3TCL的使用

利用TCL实现工程的快速搭建、移植备份是相当方便的,然而单纯地从编程的角度去实现这些想法,可能就没那么简单,需要对Vivado控制指令,IP核属性等方方面面相当了解才行,其实有一个方法可以偷懒:

Vivado主界面中有一个Tcl Concole,我们所执行的所有GUI操作,在Tcl Concole中都会有对应的Tcl命令,如下图所示。

借助这一点,我们可以把自己感兴趣的操作、常用的操作对应的指令copy一下,保存起来,这样就可以加速Tcl脚本文件的设计。

4、如何查看IP的Example Desigan

在接触一个新东西,如开发环境、IP核等,Example Design可以帮助我们快速了解它们,从而降低使用难度,缩短开发周期。因此,如何利用Example Design是比较重要的,本小节简要介绍在Vivado下,如何查看IP核的Example Design。

加入到Block Design中的IP是无法查看Example Design的,并不是所有的IP都有Example Design,例如fircordicddsIP都是没有Example Design的。本文以AXI DMA这个IP为例,介绍如何查看IP核的样例工程。

Step1:打开IP Catalog,搜索到AXI DMA这个IP,如下图所示。


双击AXI Direct Memory Access,弹出下图所示的对话框。

注意,不要选择Add IP to Block Design,点击红色方框内的按钮,弹出下图所示的IP定制对话框。

配置完毕后,选择OKIP的相关资源会添加到工程的Design Sources文件夹下,如下图所示。


选中axi_dma_0,右击鼠标,在弹出的菜单中选择“Open IP Example Design…”,按照向导打开样例工程即可。



5、未解决问题:



一位网友的问题,在SDK中Debug/Run的时候提示上图所示的错误。他把工程发我了,但是工程在我电脑上跑没问题,我这是XP+Vivado2014.2,他的环境是win 7 + Vivado2014.2

查了一下,不只有一个人碰到这个问题,求高手解答~


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  1. 跳线帽接错了也会这样
  2. @匿名用户(125.71.229.222 )

    参考下图,选择Reset Output Products...注意要选中适当的对象

  3. 匿名用户匿名用户
    vivado 怎么clean啊,只知道ISE有clean up files
  4. 匿名用户匿名用户
    Logic Analyzer的使用这一小节解决了我的问题,谢谢楼主!
  5. @simaniu

    clean一遍的话,再想生成bit文件,就是半小时以后喽。


    请问,planahead也是这样的吗,只要修改了一处,就得clean netlist,然后重新生成?

  6. 这我知道,他需要把工程clean一遍才行,我也遇到过这个问题,