hard_01

verilog中输入输出口 学习记录

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第一次写verilog程序是半年前,当时用到一个io口是双向的,不知道怎么处理。然后查到inout 关键字,当时是会了。这次在用的时候,发现对其有写陌生了。这次整理下记录下,语法虽然很简单,但有句话叫做不积跬步,无以至千里,小知识点也不能忽略。

inout  io_data;//将其定义为输入输出

reg output_reg;//定义一个寄存器,当io做输出时,将其赋值给io_data

reg in_out;//输入输出控制寄存器

assign io_data=in_out?output_reg:8b'zzzzzzzz;//assign关键字赋值

当用做输入口时候,将其设置成了高阻态;

当用作输出口时候,将寄存器的数值赋值给io端口。


未完待续。。。



  1. @yjl070   

    作者赶紧更新啊

    好的,一定及时更新

  2. 作者赶紧更新啊