【赛灵思FPGA】【原创】DSP in FPGA ： 乘法器（二）
专题三：乘法器(二)在乘法器(一)中介绍了采用逻辑实现乘法器的方法，但是在一般情况下，建议使用FPGA中的DSP硬核资源，在项目初期，DSP硬核资源的多少可以作为FPGA芯片选型的标准之一。下面首先看一下DSP硬核资源的使
发表于 9/19/2012 8:54:23 AM
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DSP in FPGA ： 乘法器（一）
专题三：乘法器（一）乘法运算在数字信号处理中也是比较常用，如常系数FIR中需要输入数据与FIR系数进行乘法运算。在FPGA实现乘法时可选择采用逻辑实现，也可使用硬资源，如XilinxFPGA中的DSP48。相比于逻辑实现的乘法
发表于 8/30/2012 10:45:03 AM
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DSP in FPGA ： 加法器
专题二：加法器加法运算在FPGA设计中经常使用，其中常用的加法器有全加器和半加器，一个基本的N位二进制加法可由N个全加器构成，每个加法器的表达式如下：&nbs
发表于 8/30/2012 10:36:00 AM
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DSP in FPGA：数字表示
随着FPGA的发展，其中包含的DSP资源原来越丰富，并且伴随着其结构的优化，在FPGA中实现各种复杂的数字信号处理算法显得游刃有余，很多系统设计从之前的CPU+DSP+FPGA架构慢慢地向单片FPGA转变，并且已经有了实际应用，如Xilinx的Zynq、Altera的SocFPGA。决定系统全面地整
发表于 4/2/2012 12:25:11 AM
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Xilinx 7系列FPGA使用之CLB
7系列FPGA是Xilinx新推出的基于28nm工艺的FPGA，其中包含三个系列：Artix、Kintex和Virtex。因项目要使用kintex7为平台做设计，需要对其内部结构做了研究，首先从CLB（ConfigurableLogicBlock）开始：&nbs
发表于 2/28/2012 6:31:26 PM
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一种matlab调用signaltap采集数据的方法
最近，在利用FPGA采集数据，前端是通过AD采集，然后直接输出给FPGA，需要分析采集到的数据，通常的办法只能在signaltap中，右击信号列表然后点击”CreateSignalTapIIListFile”生成数据文件，操作如图1所示，图2为生成的
发表于 2/15/2012 4:36:54 PM
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时序优化一例（二）
在《时序优化一例（一）》中采用修改代码的方法优化了一实例，通过加入一级流水线寄存器分割组合逻辑达到该路径时序收敛，但是重新check一下timing发现还有时序不满足，而且还是除法器IP核的时序未收敛，对于这官方提
发表于 12/29/2011 10:45:53 AM
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时序优化一例（一）
学习时序也有一段时间了，一直也没分享什么学习笔记。这次以时序优化为例，检验一下这阶段的学习成果。关于时序方面的东西也看了、学了很多，就是练得很少，在平常自
发表于 11/1/2011 8:27:33 PM
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增量编译之Design Partition
增量编译的概念很早就听说过，但一直没深入研究。在QuartusII中支持增量编译这一选项，如果使能这个选项，编译器会根据上一次的编译的编译结果进行优化，达到缩短编译时间的目的。在QuartusII中默认的编译方式不是增量
发表于 10/31/2011 11:17:21 PM
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Qsys简析
自Altera在QuartusII10.1推出Qsys这个新工具，就对这个Qsys充满了好奇，起初只是简单的认为它只是SOPCBuilder的简单升级，就简单地在界面上复杂化了一下，不过经过进一步学习发现，它还是很有“内涵”的。&n
发表于 10/31/2011 11:08:09 PM
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