加班猫

如果我那天发财了,我会告诉你,我比你强的地方就是,我知道你不知道,你知道的都是废话。

AC701的DDR3测试读写(1)

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        今天是重阳节,所以提前祝福重阳节快乐。因为DDR3讲解内容比较多,所以分解成3节进行讲解。一个做FPGA的人如果不懂DDR3,Serdes,那基本等于没学习fpga。所以必须掌握ddr控制器才能深入fpga具体功能。注意以后基本工具都是用的vivado2014.02版本。用ise导致不一样,不要问我。

       该工程参考的xilinx的文档xtp225。首先是打开vivado,建完工程以后,然后点击IP catalog,打开ip库。找到Memory Interface Generator IP核。然后会出现图1.2页面。



2015-10-21_173456.png        

图1.1


    图1.2的显示信息是当前工程设置的器件信息。vivado不像以前的ISE,分离IP工程。现在都是一个工程。所以要注意观察该页面显示的器件是否正确。经常有人选错速度等级而导致无法通过后期时序仿真。

                                               图1.2

    图1.3是选择创建一个设计。

图1.3


      图1.4选择ddr3芯片。

  图1.4

        图1.5显示的是兼容引脚。选择next。

图1.5

       图1.6是选择选择DDR的时钟,记住,DDR是双边沿。所以上面写的400MHz,也就是DDR 800M。选额内存类型是SODIMMs。内存类型是MT6JTF12864HZ-1G6类型。Data Mask 数据掩码,可以选择或者不选择,类似于sdram的dqm信号。有人问这有啥作用。就等于内存中,你要改变其中几个bit而不是改变全部bit。所以用掩码方式更好的。否则你要读出来,然后再写入,这种方法太消耗时间。

图1.6

        图1.7是表示选择整个IP输入时钟多少,基本DDR3寄存器控制。基本IP输入时钟在SPARTAN6的MIG核是没有选择,需要手动修改时钟文件。这里有提供输入时钟选择。读写burst的方式,一个顺序读取还有个strict 跳跃式读取。除非你有特殊的要求,一般都是顺序读取。输出驱动电阻控制RZQ/7和RTT电阻,这个电阻是从datasheet手册得到的。chip select pin 芯片cs选择引脚是否选用。看原理图是否需要。

图1.7

    图1.8是设定输入的引脚参数。system clock是否差分信号,单端输入,不用buffer。因为xinlinx 比较蛋疼,在于喜欢手动模式加入各种buf。

所以如果你顶层文件不是这个IP,或者已经使用IBUF,就选择 No BUFFer模式,否则后期 映射过程,总是提示出错的问题。参考时钟选择系统时钟。      模块系统复位有效是低电平还是高电平有效。 debug signals 使用于ddr3模块。我是不要这个东西。主要用于测试一类,除了仿真能看下,基本没啥用。IO power 降低选择ON。然后选择next。



                                                                                                    图1.8



        图1.9 是选择 电阻,这个根据datasheet选择,40欧姆。

  图1.9

 图1.10是选择引脚,是自己手动,还是选择读取XDC文件一类。选择XDC文件,因为开发板已经有了xdc文件。

图1.10

图1.11选择对应的文件。

图1.11

然后再选择界面的验证一次,如果是OK,可以继续。


图1.12

 图1.13是选择这些信号是否要引出到fpga封装上。我们选择不需要。然后next。

图1.13

图1.14选择接受协议。然后开始生成文件

图1.14

图1.15在design  run栏目中,变成绿色后就完成IP核心输出。

2015-10-21_174047.png

图1.15

仔细观察生成后的IP核。图1.15显示全部引脚。DDR3前缀表示硬件DDR3引脚。app是命令方式。打开UG586文档。http://www.xilinx.com/support/documentation/ip_documentation/mig_7series/v2_4/ug586_7Series_MIS.pdf

找到对应的User Interface模式接口。

      app_addr[ADDR_WIDTH – 1:0] 是ddr3的地址,精确到每个col地址,但是因为实际突发长度要求8所以每个数据都是4位开始。app_cmd[2:0]是命令,其实就两种,3'b001是读,3'B000是写。app_en是命令输入使能信号。

     app_wdf_data这个是写入数据,发现是不是地址的DQ信号的八倍长度?所以每一次都是写入8个数据。app_wdf_end是指示一个数据8个长度有效信号,否则你不用这个信号,表示无效8个数据输入。很奇葩xilinx这么做。可能为了兼容stratic模式。app_wdf_wren数据有效输入。app_wdf_rdy表示写入数据的fifo中可以写入信号。这个信号也就是传说中的fifo的满信号。

    app_rd_data读取的数据。app_rd_data_end表示该数据是8个有效数据。app_rd_data_valid数据有效指令。配合app_rd_data_end&app_rd_data_valid才能得到正确有效的数据。

                  

图1.16

       .app_sr_req 信号自刷新请求信号,应答信号app_sr_active  是我们不需要 。app_ref_req 是刷新信号,应答信号是app_ref_ack  。app_zq_req是内部动态矫正信号,应答信号是app_zq_ack 。我们都不需要的。

       ui_clk是参考时钟,写入这些命令和数据的参考时钟,而ui_clk-sync-rst是输出的复位信号。

       .app_addr                       (app_addr),
       .app_cmd                        (app_cmd),
       .app_en                         (app_en),
       .app_wdf_data                   (app_wdf_data),
       .app_wdf_end                    (app_wdf_end),
       .app_wdf_wren                   (app_wdf_wren),
       .app_rd_data                    (app_rd_data),
       .app_rd_data_end                (app_rd_data_end),
       .app_rd_data_valid              (app_rd_data_valid),
       .app_rdy                        (app_rdy),
       .app_wdf_rdy                    (app_wdf_rdy),
       .app_sr_req                     (1'b0),
       .app_ref_req                    (1'b0),
       .app_zq_req                     (1'b0),
       .app_sr_active                  (app_sr_active),
       .app_ref_ack                    (app_ref_ack),
       .app_zq_ack                     (app_zq_ack),
       .ui_clk                         (dram_clk),
       .ui_clk_sync_rst                (dram_rst),      
          .app_wdf_mask                   (app_wdf_mask),


   图1.17表示写入数据过程。等待rdy信号时候,同时发送app-cmd,app-addr,app-en,app-wdf-data,app-wdf-wen,app-wdf-end数据。因为命令和fifo是两个fifo,可以可以允许数据和命令差别2个时钟,但是为了处理方便,我们只用下面这个时序就可以。

2015-10-21_191620.png

图1.17

图1.18是表示读数据过程,发送读命令,然后等待数据到来。具体周期也是根据芯片手册来计算。

2015-10-21_191627.png

图1.18

   

  以下讲述下 怎么设定vivado联合modelsim仿真过程。首先在tools选择option的参数设定,打开后窗口一直拖到底部既可以看大第三方工具设定。


图1.19

图1.20


  第二步,再查看windows环境变量看看PATH路径是否有modelsim的 vsim程序的位置。

图1.21

第三步是要编译vivado仿真库。ISE和vivado库不兼容的。所以需要先编译vivado仿真库。在tcl console 输入命令compile-simlib -simulator modelsim.

图1.22


上述三步设定完成后,然后选择simulation setting。设定仿真参数,选择modelsim,还有仿真top文件名称。

图1.23

完成上述工作,就可以得到波形了。因为vivado垃圾无敌的软件,仿真速度慢死了。还是modelsim爽啊。

图1.24


    下一个阶段讲解ddr3的具体控制过程,以代码为主。请继续关注。

  1. @shawge                                              

    猫哥有空开题讲讲算法哈,保证火。

    自己都看不懂,先等我看懂再教你了。

  2. 猫哥有空开题讲讲算法哈,保证火。

  3. 你给我邮寄板子过来,我暂时没altera的ddr3的板子。
    @u201015703  

    喵哥,来个altera的DDR3读写


  4. 这个可以有,支持!!!

  5. 喵哥,来个altera的DDR3读写

  6. 喵哥,来个altera的DDR3读写