加班猫

如果我那天发财了,我会告诉你,我比你强的地方就是,我知道你不知道,你知道的都是废话。

verilog很基础的case和if语句问题

这个语句说起来,估计很多人不以为然,verilog的case和if语句还有必要讲。 但是在实际工程中,经常出现case综合的结果会经常异常。 第一个问题,case的变量位数超级大,这个导致综合异常,case选择通道庞...

altera坑爹的remote upgrade ip使用要点

最近几天搞remote upgrade 差点搞得吐血。代码下进去后,jtag挂逼了,我总怀疑是下载器报废,下载其他的文件又是正常,

altera的asmi升级技术

我根据很多人都在疑惑,fpga能不能给自己升级。答案是可以的。估计很多人想做却没认真写过代码。 一开始,我以为升级fpga的配置flash是用remote upgrade ip做的,后来发现这个ip只是系统切换不同的配置模...

altera 的 symbol和 words地址问题

altera比较恶心一点是avalon定义了两种地址模式,一种是symbol和words 两种,一般都是定义words。很多ddr接口都是要求words才能对接。定义words的模式,接口的地址是加1模式。 而symbol模式...

关于FPGA处理中断

所有的入门的屌丝都是知道处理器中断模式是两种是边沿触发和电平触发。 边沿触发用的很少,一般还是以下降沿触发为主。当设备完成一个数据后,会输出一个下降沿,触发处理器。而电平触发,是输出一个电平,并且会保持这个电平, 至到系统处...

xilinx和altera学习FPGA好方法

学几年fpga也是学的一坨屎,是因为你没遇到好的人给你带路,也没有好的公司给你练习。 xilinx的FPGA学习方法,一个是芯片手册,XILINX的芯片手册不太好搜索,现在有专门的软件DOCnav的,来搜索文档,还是...

状态机效率

很多人写fpga代码都会用到状态机,尤其是读取FIFO的数据更是需要状态机的过程分析。 关键问题一个读取数据效率问题,这个涉及到FIFO的后端读取或者前端写入效率问题。 经常看到很多FIFO的读取或者写...

verilog的timescale 问题

timescale的介绍 timescale包含时间单位和时间精度两部分。设定格式为`timescale timeunit / timeprecision timeunit和timeprecision由值1、10、和...

xilinx的K7 GTX 高速收发器普通8b10b转换

xilinx的K7带收发器包含GTX和GTH两种,GTX收发器速度慢点,价格便宜,很多人用这个型号。 GTX收发器主要注意时钟参考,GTX收发器4个收发器有QPLL时钟和CPLL,时钟,QPLL时钟是在6GHz以上应用。CPLL是在0....

vivado使用modelsim仿真细节考虑

至于modelsim路径设置大家都是知道的。关键compiled library localtion设定路径问题。我开始一直以为是仿真的临时目录,后来才知道是xilinx预先编译的仿真库文件所在位置。所以必须先执行仿真库预编译方式。

FPGA时序技巧

FPGA写代码写久了需要点技巧。程序健壮性,稳定性很需要考虑。 比如说一个例子,把一个RAM的数据写入另外一个RAM中。 新手肯定是读一个写一个。关键问题是,RAM的厂家的IP读数据过程是会有一个时钟或者2个时钟延时问题。所以...

cyclone V GT设计要点

CYCLONE V是2012一批产品了。我当时记得只用了普通逻辑设计。没有带收发器的功能设计。现在带了收发器,所以有必要总结下设计要点。 1. cycloneV的 内核电压是1.1v,收发器也是1.1v,这个需要主要有个上电时序要求。...

关于安装vivado2017版本,安装vc++ 2015运行库失败

最近用服务器安装windows7 64位操作系统,然后又安装vivado软件。结果vivado安装到最后的时候,弹出vc++2015 运行库不正常。 弹出的信息是设置失败,0x800b010a,无法建立到信任根颁发机构的证书链...

ARRIA10开发设计要领

估计大概明年很多人就会用arria10做网络平台加速了,还有安防的视频加速算法,无线小基站,或者arria10做机器视觉平台。这些都是明年2018的可能要做的事情。 arria10虽然吹了这么几年,但是芯片还是有些b...

关于FPGA图像处理算法验证板

淘宝网和电子论坛,卖开发板都是烂大街了。说实在的,视频处理开发板也是挺多的。但是说实在,总感觉很多fpga图像处理板子,无非简单利用摄像头做做图像插值,滤波器,二值化处理。 但真正项目有这么简单吗?图像处理最基本...