加班猫

如果我那天发财了,我会告诉你,我比你强的地方就是,我知道你不知道,你知道的都是废话。

altera Transceiver Toolkit 设计参考

xilinx block原理图模式注意三态门设计

我接触到zynq,就爱上了vivado的block原理图开发,但是这种原理图也是相当的恶心,一个问题很多参数不公开的,很多官方的IP 使用让你爽死,但是你自己定义就傻逼了。除非你有能力修改xml语言,修改参数。 比如说到INO...

xilinx vivado 烧录microblaze

xilinx官方告知microblaze启动是 直接用 vivado 的associate elf 选择elf文件,但是如果你的工程文件要求在ddr中运行,你就傻了。毕竟可怜的bram,是支持不了多少功能。尤其是函数大神,一个工程连...

xilinx sgmii bug修改

做技术最大的悲剧不是自己的技术不行,而是官方提供的代码有bug。怀疑自己是痛苦。 我自己的代码是利用sgmii的

xilinx的vivado 生成bpix16的mcs文件

xilinx的软件bug真是作死的多。vivado2016 以前的

xilinx的aix4-stream总线设计技巧

有人经常这么说不管新的fpga怎么变化,其实fpga工程师学习永远就是协议,定义。其实说白了,任何接口协议都是工程师必须熟悉。 zynq的平台推出最大的协议就是axi4的协议,包含axi4-full,axi4-lite,axi...

altera双备份升级要点

这个问题一直困我许久,为啥用两个sof转换成jic文件,升级其中一个不成功。 后来有一次从合成的rpd文件中得知。第二个rpd的文件比单个rpd的文件要缺少的32个字节,也就是把前面的fffff -- 6aaa 这段数据删除...

verilog很基础的case和if语句问题

这个语句说起来,估计很多人不以为然,verilog的case和if语句还有必要讲。 但是在实际工程中,经常出现case综合的结果会经常异常。 第一个问题,case的变量位数超级大,这个导致综合异常,case选择通道庞...

altera坑爹的remote upgrade ip使用要点

最近几天搞remote upgrade 差点搞得吐血。代码下进去后,jtag挂逼了,我总怀疑是下载器报废,下载其他的文件又是正常,

altera的asmi升级技术

我根据很多人都在疑惑,fpga能不能给自己升级。答案是可以的。估计很多人想做却没认真写过代码。 一开始,我以为升级fpga的配置flash是用remote upgrade ip做的,后来发现这个ip只是系统切换不同的配置模...

altera 的 symbol和 words地址问题

altera比较恶心一点是avalon定义了两种地址模式,一种是symbol和words 两种,一般都是定义words。很多ddr接口都是要求words才能对接。定义words的模式,接口的地址是加1模式。 而symbol模式...

关于FPGA处理中断

所有的入门的屌丝都是知道处理器中断模式是两种是边沿触发和电平触发。 边沿触发用的很少,一般还是以下降沿触发为主。当设备完成一个数据后,会输出一个下降沿,触发处理器。而电平触发,是输出一个电平,并且会保持这个电平, 至到系统处...

xilinx和altera学习FPGA好方法

学几年fpga也是学的一坨屎,是因为你没遇到好的人给你带路,也没有好的公司给你练习。 xilinx的FPGA学习方法,一个是芯片手册,XILINX的芯片手册不太好搜索,现在有专门的软件DOCnav的,来搜索文档,还是...

状态机效率

很多人写fpga代码都会用到状态机,尤其是读取FIFO的数据更是需要状态机的过程分析。 关键问题一个读取数据效率问题,这个涉及到FIFO的后端读取或者前端写入效率问题。 经常看到很多FIFO的读取或者写...

verilog的timescale 问题

timescale的介绍 timescale包含时间单位和时间精度两部分。设定格式为`timescale timeunit / timeprecision timeunit和timeprecision由值1、10、和...