FPGA中级技术第一步，notepad++ 设定
屌丝的时间很珍贵的 ，尤其是过了32岁以后，一身的病，扛不住996的制度。为了增加速度，只能想办法怎么在fpga工作上面降低时间。你有心思点来点去的GUI的界面。还不如用一个脚本完全做完。 notepad++ 是屌丝最爱的ve...
发表于 2019/4/17 17:22:30
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altera的 USB BLASTER II 和 USB BLASTER 比较
altera在2012年就出现usb blaster II 下载器，这个下载器的速度是基于USB2.0 480M的速度方案做的，特别合适大容量的FPGA。而之前的USB BLASTER 是基于FT245的方案 ，usb的是1...
发表于 2019/4/5 19:08:45
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XILINX下载器，JTAG-HS3和Platform Cable USB 速度对比
下面测试速度，以一个V7的配置文件为例子。文件大小如下，27MB。特别是对于有点规模的项目配置文件都是很大的。总不能是点灯项目。 选择普通的下载器，Platform Cable USB。这种下载器是基于CYPRESS方案的，...
发表于 2018/12/19 9:28:23
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xilinx block原理图模式注意三态门设计
我接触到zynq，就爱上了vivado的block原理图开发，但是这种原理图也是相当的恶心，一个问题很多参数不公开的，很多官方的IP 使用让你爽死，但是你自己定义就傻逼了。除非你有能力修改xml语言，修改参数。 比如说到INO...
发表于 2018/6/21 15:10:12
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xilinx vivado 烧录microblaze
xilinx官方告知microblaze启动是 直接用 vivado 的associate elf 选择elf文件，但是如果你的工程文件要求在ddr中运行，你就傻了。毕竟可怜的bram，是支持不了多少功能。尤其是函数大神，一个工程连...
发表于 2018/6/21 14:52:11
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xilinx sgmii bug修改
做技术最大的悲剧不是自己的技术不行，而是官方提供的代码有bug。怀疑自己是痛苦。 我自己的代码是利用sgmii的
发表于 2018/6/21 14:28:29
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xilinx的aix4-stream总线设计技巧
有人经常这么说不管新的fpga怎么变化，其实fpga工程师学习永远就是协议，定义。其实说白了，任何接口协议都是工程师必须熟悉。 zynq的平台推出最大的协议就是axi4的协议，包含axi4-full，axi4-lite，axi...
发表于 2018/1/9 22:54:24
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altera双备份升级要点
这个问题一直困我许久，为啥用两个sof转换成jic文件，升级其中一个不成功。 后来有一次从合成的rpd文件中得知。第二个rpd的文件比单个rpd的文件要缺少的32个字节，也就是把前面的fffff -- 6aaa 这段数据删除...
发表于 2017/12/21 9:10:16
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verilog很基础的case和if语句问题
这个语句说起来，估计很多人不以为然，verilog的case和if语句还有必要讲。 但是在实际工程中，经常出现case综合的结果会经常异常。 第一个问题，case的变量位数超级大，这个导致综合异常，case选择通道庞...
发表于 2017/11/9 22:41:47
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altera坑爹的remote upgrade ip使用要点
最近几天搞remote upgrade 差点搞得吐血。代码下进去后，jtag挂逼了，我总怀疑是下载器报废，下载其他的文件又是正常，
发表于 2017/10/11 23:46:55
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altera的asmi升级技术
我根据很多人都在疑惑，fpga能不能给自己升级。答案是可以的。估计很多人想做却没认真写过代码。 一开始，我以为升级fpga的配置flash是用remote upgrade ip做的，后来发现这个ip只是系统切换不同的配置模...
发表于 2017/10/5 20:15:51
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altera 的 symbol和 words地址问题
altera比较恶心一点是avalon定义了两种地址模式，一种是symbol和words 两种，一般都是定义words。很多ddr接口都是要求words才能对接。定义words的模式，接口的地址是加1模式。 而symbol模式...
发表于 2017/10/5 19:58:04
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关于FPGA处理中断
所有的入门的屌丝都是知道处理器中断模式是两种是边沿触发和电平触发。 边沿触发用的很少，一般还是以下降沿触发为主。当设备完成一个数据后，会输出一个下降沿，触发处理器。而电平触发，是输出一个电平，并且会保持这个电平， 至到系统处...
发表于 2017/10/5 19:52:22
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