加班猫

人于人区别,就是远见不一样。

FPGA中级技术第一步,notepad++ 设定

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    DS的时间很珍贵的 ,尤其是过了32岁以后,一身的病,扛不住996的制度。为了增加速度,只能想办法怎么在fpga工作上面降低时间。你有心思点来点去的GUI的界面。还不如用一个脚本完全做完。

    notepad++ 是DS最爱的verilog的编辑器,这个编辑器好用在,傻瓜一类gui节目。其实VScode一样可以用的,Vim在linux环境下更牛逼用。

    notepad++ 不能只是写写代码。然后切换modelsim 或者 quartus和xilinx 检查语法,这两个软件检查语法太垃圾了。检查语法,要你半天时间,代码只有1000行的,你一天下来,又得996了。

      首先说明下,notepad++ 需要低端版本,不要notepad++7以上版本32位,用notepad++6.9以下版本。用两个插件。NPP EXEC和verilog 两个插件。

    image.png

NPP EXEC是运行cmd的程序,能在输出代码 能在界面显示结果。


image.png

在Execute 输入命令 cmd /k cd "$(CURRENT_DIRECTORY)" &  vlog.exe "$(FULL_CURRENT_PATH)" & ECHO. & EXIT 

这些每次写完代码,就可以按F6检查verlog语法。

image.png


还有一个verilog插件用来自动生成测试脚本的。

   image.png

但是特别是create tedt bench很实用。如果叫DS花一天时间写一千信号测试接口很痛苦的。不过要用这个命令,需要对着模块,使用shift+ctrl+c的功能,然后点击这个create test bench功能。

image.png



好了 今天的装逼活动结束了。这个让你956了。以下是两个插件的。


plugins.zip



  1. cmd /k cd "D:\Work\FPGA\Project\soft_test\rtl" &  vlog.exe "D:\Work\FPGA\Project\soft_test\rtl\soft_test.v" & ECHO. & EXIT

    Process started (PID=5148) >>>

    Start time: 18:21:10 on Jun 11,2019

    vlog D:\Work\FPGA\Project\soft_test\rtl\soft_test.v 

    Model Technology ModelSim - Intel FPGA Edition vlog 10.5b Compiler 2016.10 Oct  5 2016

    ** Error: (vlog-66) Execution of vlib.exe failed. Please check the error log for more details.

    End time: 18:21:10 on Jun 11,2019, Elapsed time: 0:00:00

    Errors: 1, Warnings: 0

     

    <<< Process finished (PID=5148). (Exit code 5)

    ================ READY ================

    为啥我执行之后会报这个错啊

  2. 感谢分享~~