关于硬件部门汇报和管理
许多人觉得管理就是传话筒，把上面的意思发配给下面，把下面的人说话转发给上面的。所谓的管理就是分析，分发，统计，监督，指导。 一个团队，每个人有任务分配。可能很多屌丝就问，任务分配太多的人是不是被欺负的。从管理角度来...
发表于 2020/2/14 22:35:10
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国产高云gowinFPGA开发板以及软件简单教程
国产FPGA是最近几年起来的产品，具有性价比高特点。高云FPGA，很多用户都用在LED，电机控制，PLC设备上。开发板子采用GW1N-LV1QN48C6/I5 FPGA器件。具有低功耗，瞬时启动，高安全性，低成本，方便扩展等特点。...
发表于 2019/8/10 18:21:43
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关于cyclone加密
altera设计的cyclone 系列是悲剧存在，从V代以下的IV III II I系列都是没有加密的。很多抄板的，只要抄了pcb和flash，就可以复制出产品。有人觉得加密意义是不是代码加密，对于产品来说，代码没有意义的，是二进制...
发表于 2019/6/13 12:32:48
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HDMI 2K 图像旋转90度算法
如果对于PAL的电视，640*320@30Hz的YCBCR旋转90°，使用SDRAM的存储图像，旋转九十度的算法。图像是按行写入，读取的时候是按列读取数据，考虑使用MT48LC32M16A2，Bank 地址(BA0, BA1)，行...
发表于 2019/5/28 11:26:05
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FPGA中级技术第一步，notepad++ 设定
屌丝的时间很珍贵的 ，尤其是过了32岁以后，一身的病，扛不住996的制度。为了增加速度，只能想办法怎么在fpga工作上面降低时间。你有心思点来点去的GUI的界面。还不如用一个脚本完全做完。 notepad++ 是屌丝最爱的ve...
发表于 2019/4/17 17:22:30
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altera的 USB BLASTER II 和 USB BLASTER 比较
altera在2012年就出现usb blaster II 下载器，这个下载器的速度是基于USB2.0 480M的速度方案做的，特别合适大容量的FPGA。而之前的USB BLASTER 是基于FT245的方案 ，usb的是1...
发表于 2019/4/5 19:08:45
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xilinx block原理图模式注意三态门设计
我接触到zynq，就爱上了vivado的block原理图开发，但是这种原理图也是相当的恶心，一个问题很多参数不公开的，很多官方的IP 使用让你爽死，但是你自己定义就傻逼了。除非你有能力修改xml语言，修改参数。 比如说到INO...
发表于 2018/6/21 15:10:12
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altera双备份升级要点
这个问题一直困我许久，为啥用两个sof转换成jic文件，升级其中一个不成功。 后来有一次从合成的rpd文件中得知。第二个rpd的文件比单个rpd的文件要缺少的32个字节，也就是把前面的fffff -- 6aaa 这段数据删除...
发表于 2017/12/21 9:10:16
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altera 的 symbol和 words地址问题
altera比较恶心一点是avalon定义了两种地址模式，一种是symbol和words 两种，一般都是定义words。很多ddr接口都是要求words才能对接。定义words的模式，接口的地址是加1模式。 而symbol模式...
发表于 2017/10/5 19:58:04
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关于FPGA处理中断
所有的入门的屌丝都是知道处理器中断模式是两种是边沿触发和电平触发。 边沿触发用的很少，一般还是以下降沿触发为主。当设备完成一个数据后，会输出一个下降沿，触发处理器。而电平触发，是输出一个电平，并且会保持这个电平， 至到系统处...
发表于 2017/10/5 19:52:22
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状态机效率
很多人写fpga代码都会用到状态机，尤其是读取FIFO的数据更是需要状态机的过程分析。
关键问题一个读取数据效率问题，这个涉及到FIFO的后端读取或者前端写入效率问题。
经常看到很多FIFO的读取或者写...
发表于 2017/9/7 22:31:04
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FPGA时序技巧
FPGA写代码写久了需要点技巧。程序健壮性，稳定性很需要考虑。 比如说一个例子，把一个RAM的数据写入另外一个RAM中。 新手肯定是读一个写一个。关键问题是，RAM的厂家的IP读数据过程是会有一个时钟或者2个时钟延时问题。所以...
发表于 2017/8/27 18:31:38
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cyclone V GT设计要点
CYCLONE V是2012一批产品了。我当时记得只用了普通逻辑设计。没有带收发器的功能设计。现在带了收发器，所以有必要总结下设计要点。 1. cycloneV的 内核电压是1.1v，收发器也是1.1v，这个需要主要有个上电时序要求。...
发表于 2017/8/4 21:20:02
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