xilinx block原理图模式注意三态门设计
我接触到zynq，就爱上了vivado的block原理图开发，但是这种原理图也是相当的恶心，一个问题很多参数不公开的，很多官方的IP 使用让你爽死，但是你自己定义就傻逼了。除非你有能力修改xml语言，修改参数。 比如说到INO...
发表于 2018/6/21 15:10:12
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altera双备份升级要点
这个问题一直困我许久，为啥用两个sof转换成jic文件，升级其中一个不成功。 后来有一次从合成的rpd文件中得知。第二个rpd的文件比单个rpd的文件要缺少的32个字节，也就是把前面的fffff -- 6aaa 这段数据删除...
发表于 2017/12/21 9:10:16
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altera 的 symbol和 words地址问题
altera比较恶心一点是avalon定义了两种地址模式，一种是symbol和words 两种，一般都是定义words。很多ddr接口都是要求words才能对接。定义words的模式，接口的地址是加1模式。 而symbol模式...
发表于 2017/10/5 19:58:04
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关于FPGA处理中断
所有的入门的屌丝都是知道处理器中断模式是两种是边沿触发和电平触发。 边沿触发用的很少，一般还是以下降沿触发为主。当设备完成一个数据后，会输出一个下降沿，触发处理器。而电平触发，是输出一个电平，并且会保持这个电平， 至到系统处...
发表于 2017/10/5 19:52:22
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状态机效率
很多人写fpga代码都会用到状态机，尤其是读取FIFO的数据更是需要状态机的过程分析。
关键问题一个读取数据效率问题，这个涉及到FIFO的后端读取或者前端写入效率问题。
经常看到很多FIFO的读取或者写...
发表于 2017/9/7 22:31:04
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FPGA时序技巧
FPGA写代码写久了需要点技巧。程序健壮性，稳定性很需要考虑。 比如说一个例子，把一个RAM的数据写入另外一个RAM中。 新手肯定是读一个写一个。关键问题是，RAM的厂家的IP读数据过程是会有一个时钟或者2个时钟延时问题。所以...
发表于 2017/8/27 18:31:38
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cyclone V GT设计要点
CYCLONE V是2012一批产品了。我当时记得只用了普通逻辑设计。没有带收发器的功能设计。现在带了收发器，所以有必要总结下设计要点。 1. cycloneV的 内核电压是1.1v，收发器也是1.1v，这个需要主要有个上电时序要求。...
发表于 2017/8/4 21:20:02
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ARRIA10开发设计要领
估计大概明年很多人就会用arria10做网络平台加速了，还有安防的视频加速算法，无线小基站，或者arria10做机器视觉平台。这些都是明年2018的可能要做的事情。
arria10虽然吹了这么几年，但是芯片还是有些b...
发表于 2017/7/9 23:14:16
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关于FPGA图像处理算法验证板
淘宝网和电子论坛，卖开发板都是烂大街了。说实在的，视频处理开发板也是挺多的。但是说实在，总感觉很多fpga图像处理板子，无非简单利用摄像头做做图像插值，滤波器，二值化处理。
但真正项目有这么简单吗？图像处理最基本...
发表于 2017/7/8 19:28:32
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这世界也只有加班猫告诉你什么叫FPGA时序约束
关于FPGA时序文章很多。
这个世界总有有些人天天跟你背书背的知识，如果你问他深层次的问题，他根本不知道为什么。
但中国这个技术环境，貌似赚钱跟技术深入没啥多大的关系。随便学习下安卓开发，就能拿个二三万的工资，花风投的钱。
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发表于 2016/10/18 23:02:43
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ZYNQ的VDMA设计详解
破解BFM文件。vivado_2014_4_2015_2_64bit .rar把helloworld.c里的代码修改如下：
发表于 2016/2/27 15:09:27
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xilinx的RGMII 的PHY层逻辑设计（1）
发表于 2015/11/21 1:01:30
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AC701的DDR3测试读写（2）
发表于 2015/11/19 15:55:49
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做fpga怎么拿高工资
发表于 2015/11/1 8:28:56
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AC701的DDR3测试读写（1）
发表于 2015/10/21 19:39:53
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