老莫

【嵌入式】简要谈谈3D-IC技术

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之前答应木易师姐要来写一篇短文介绍一下3D-IC的,但是由于最近事情太多,时间太紧。也只能写一点算一点了。


什么叫3D-IC技术?目前的所谓3D-IC目前有两个混乱的叫法。一个其实是指的用封装技术,另一个指的是晶体管制造技术。晶体管制造技术准确的说法应该是fin-FET,有鱼鳍的晶体管。这个以后再表,今天主要简单谈谈3D封装技术。


说到3D,先要从SiP说起。也许大家比较熟悉SoC,但不一定能个熟悉SiP。什么叫SiP是System in Package的缩写。与SoC不同的是,SiP并不是追求把单个系统做到一个硅片(Chip)上面,而是追求把一个系统封装到一个Package里面。那这和SoC相比有什么优势或者不足呢?


优势显而易见,如果要靠单个硅片来实现系统,所面临的问题就是必须采用同样的工艺,也就是加工方法来实现各种电路。长期以来大家方法都习惯了CMOS工艺,而且CMOS工艺确实也是加工数字系统的主流工艺。但仅仅有CMOS就足够了么?很显然是不够的。高速模拟电路,RF电路很多都还得靠别的工艺,更不要说传感器和MEMS之类的混合了微机械和别的什么工艺的。很长一段时间,为了追求SoC。模拟、RF设计的工程师不断的想各种方法在CMOS的工艺上去设计、改进电路。CMOS工艺的进步对数字电路虽然是有利的,但却让模拟、RF的设计难度不断的加大,SoC越来越“不现实”。


而SiP的出现一定程度上解决这个问题,不再要求所有的系统都在一个chip里面做完,而是分别在不同的chip上用不同的工艺做,但是呢却将其装到一个package里面去。对使用芯片的人来说,这就是一个芯片,至于里面装了几个Chip,这个其实不需要关心。这样就可以选择合适的工艺做合适的chip,而不必一直死憋着去做RF-CMOS或者。


SiP分为很多种,在这里不详细的重复了。以前的SiP封装说到底还是在修“平房”或者二层小楼。说白了还是在一个基板上面把若干个chip连接起来,本质上和多个芯片在一个电路板上连是一个道理,只是把这个电路板做到芯片的package里面去了而已。这样虽然比在板子上面连多个芯片来说面积少了不少。但其实可靠性问题却比较小难以解决。其原因是这样二维平铺的去封装芯片,意味着不同的chip之间的连线往往要走长连线。长连线必然带来传输速率下降,传输功耗增加,可靠性降低。


于是有人想到了一个办法,修“楼房”,就是把chip叠起来放。chip和chip之间通过一种叫TSV的玩意连起来。这样信号就可以通过很短的路径在两个不同的chip之间传输,性能明显上升,功耗会下降。目前已经有比较成功的3D-IC是把多个chip堆叠起来。包括处理器、RF、电源管理、MEMS传感器等。这在以前是不可想象的。


3D-IC虽然现在已经从实验室走向了工业应用,但是有一个核心的问题没有解决——散热。我们知道散热早就成了芯片的一大难题,从最开始的加散热片,到现在的加风扇,更有发烧友用液氮冷却之类的。那还是在平面chip上面。大家知道,热传导有很多方式,其中比较重要的就是热对流的方式。一般而言,热的空气会比较轻而向上升。那么两个chip叠起来会怎么样呢?当然就是下面的热往上面跑,但是上面也很热。最后就没法对流了,于是热就集中在那里了。


到目前为止,如何解决3D芯片的散热仍然是一个值得研究的课题,还有无数的研究者在这个坑里面灌水。当然,也包括在下。哈哈。

  1. @朱工
    呵呵,其实工程方法取决于技术手段的进步。以前用组件,二维做不下就得做三维的。后来发现半导体可以做得很小,大家就继续做二维的了。现在半导体也做不下,就又得做三维的了。下一步新出来一个什么技术,二维又做得下了,就直接再做二维的了。
  2. 有趣,技术几十年也出现轮回。当然,螺旋是上升的。
    1969年到1971年间,我们在太原无线电元件二厂(后来合并成太原无线电六厂)研制了一种微模组件,英文叫Micromodule。就是把R、L、C及晶体管做成片状,叠层封装在一个约10mm x 10mm x 10mm的铝壳内,如当时半导体收音机的中周变压器大小。
    一个微模组件大约是一个触发器的电路规模。按SiP的语法,微模组件也可叫CiP - Circuit in Package。
    样品是国防工办给的,据说是当时打下来的U2飞机上拆下来的。那时叫仿制,现在叫山寨。微模组件在国内只是昙花一现,因为稍后,国内的半导体厂就做出了触发器规模的小规模集成电路。还好,在网上还能找到国外类似东西的图片。

    晒一粒陈芝麻,凑一下热闹,把3D“楼房”往上顶。

  3. @木易

    3D的散热是大问题,平铺应该不存在这个问题。现在FPGA里面的内容也挺多的,不光光是传统的查找表和嵌入式乘法器之类的了。

    现在Altera的还在片子上面直接集成光口。下一步也许会直接集成高速AD进去。

  4. @老莫

    记得上次他们CTO还召开发布会,我还专门问了这个问题。Altera也是把FPGA、收发器、各种硬核平铺,而不是叠加。
  5. @天蝎

    会减少很多。其实现在的chip面积很小。一个封装chip的塑料壳子里面尅装下很多个chip。限制芯片成品大小的是引脚面积减少不了。现在一个BGA封装的chip里面装4、5个处理器和3、4个SDRAM的chip是完全可以的。


    更主要的是这种方法比SoC设计简单多了。以后甚至可以就把单芯片当PCB用,把传感器、RF都集成上去,同时还不用去追求一定都要用cmos工艺实现。如果是“穷人”,以后就可以买别人做好的chip封装到一个package里面去,定制自己的专用芯片。另外这里说的长连线,连线再长也比PCB走线短多了。所以这里存在的问题放到PCB上一样存在。


    另外正是由于2D的或者2.5D的这种SiP存在这样的问题,才想出用3D堆叠的办法。不过正如我上面说的,散热是大问题,现在一大帮人在这坑里面灌水。

  6. @木易
    Altera不是号称是做真3D的嘛?
  7. 这样虽然比在板子上面连多个芯片来说面积少了不少。但其实可靠性问题却比较小难以解决。其原因是这样二维平铺的去封装芯片,意味着不同的chip之间的连线往往要走长连线。长连线必然带来传输速率下降,传输功耗增加,可靠性降低。


    既然存在这么多问题,PCB面积又能减少多少呢?值得花这么大力气做吗?

  8. 两大FPGA厂商在20nm宣称的3D-IC,都是平铺的,业界也称2.5D-IC吧