2017年秋季成渝地区FPGA开发者聚会侧记
0赞2017年11月25日，由《电子技术应用》杂志主办的2017（秋季）成渝地区FPGA开发者聚会在成都举行。来自业界的FPGA开发者欢聚一堂，交流学习了FPGA开发的新技术，新工具，新应用。
当然，我作为成渝地区的召集人，也做了一些微小的贡献。
这次开发者的聚会我们先后邀请到了科通、艾睿两大代理公司的FAE以及国产FPGA公司安路科技应用经理文华武和成渝地区的FPGA开发者分享了一些技术经验。
安路科技主要分享了他们在LED显示行业的而一些应用案例。国产FPGA厂商要想在FPGA这个圈子里面立住脚，除了军用市场这个显然的国产市场外，更多的还是需要去关注一些FPGA大厂不愿意做或者暂时关注不到的市场上。关于安路科技在这次聚会上的深度报道可以参考：
这次交流科通和艾睿分别介绍了Xilinx和Intel PSG的新技术。非常值得注意的一点是，现在这两家代理公司都特别的强调新的开发方法。科通（Xilinx）强调的是HLS，而艾睿（Intel PSG）自然强调的是OpenCL。其实，高层次综合/用高层语言来开发FPGA/IC并不是一个很新的概念，甚至可以说这就是一个很老的概念。这个概念提出来都快20年了。但是为什么以前总是有很多实用化的问题呢？我之前的博客中也分析了很多。其实，最主要的一点应该是现在的FPGA的价格总体还是下来了，而片子的规模变大了。因此大家不再像以前那样过度的纠结于高层次综合到底达到了HDL的综合效率没有，而是更关注于使用了高层次综合以后到底给设计人员带来了多少便利。之前则由于FPGA的资源非常珍贵，大家就一直纠结这个高层次综合浪费的那点资源，也就一直卡在这个门槛上始终过不去。另外一点呢，就是SoC设计概念的日渐成熟。HLS，其实是用来设计SoC上的IP core的。把接口一定，中间复杂的计算过程直接用C来描述。而OpenCL呢？直接就是一整套主机+加速器全给定义完了。如果没有SoC概念的加持，高层次综合推广起来想必也是很艰难。
其后呢，艾睿的FAE介绍了Intel PSG极具特色的硬浮点乘法器。而科通这边则介绍了Xilinx的revision可重构配置加速堆栈。前者可以极大的便利做信号处理的精度和速度，后者则是为机器视觉开发和应用提供了很大的帮助。
总的说来，研讨会举办了还算成功。但是这次研讨会也确实暴露了成渝地区FPGA工程界的一些问题或者说特点吧。之前我也是和Tiger主编多次提到的。最主要的特点是相比于北上广深一线城市，成渝地区的工程师缺乏沟通和学习的意愿。参加这类交流沟通活动的意愿较低，愿意出来分享自己的感悟的就更少。
造成这种情况的原因我认为主要是以下几点：
1、和成都这座城市是一个“休闲城市”有很大关系，但这不是主要问题；
2、成都的FPGA工程师大多数是在军工、国有单位工作，受单位氛围的影响，主动学习的意愿和分享讨论的意愿均比较差；
3、蓉漂”太少，相比于一线城市，成都的工程师大多是本地人或者和本地有一定联系的人（如成都几所大学的毕业生），由于漂的感觉少，所以需要找到一个组织来寻求温暖建立联系的需求也小。
从以上几点来看，想促进成渝地区的工程师出来交流并不是一件容易的事情，尤其是用这种带“沙龙”性质的方式。
明年4月份，我们准备搞一次FPGA教育者大会。主要是针对成渝地区的高校教师展开一次FPGA领域新技术与教学活动的交流。其实啊，成渝地区的高校教师的活跃程度可能比工程师还低，而成都地区又比重庆地区会更低。相比于其它地区的高校老师学习FPGA技术的热情，成渝地区基本上可以说是一潭死水。有没有可能把把这一摊死水稍微搅活一点，只有拭目以待了。
