1.  建立工程
2.  添加源文件，运用verilog HDL描述电路
3.  综合，产生网表，直观的门级电路描述
4.仿真 需要编写激励源一般模式：
添加一个.v文件，编写模式

module test_top;
/*输入定义为reg类型，因为要在inital块内初始化，输出定义为wire接到输出*/
reg  in1 源文件的输入端；
wire out1源文件的输出端；
/* 调用top块，仿真*/
top（源文件名）   uut(随意的名)   （
.in (reg 后的命名),
.out(wire后的命名)

）； 
initial begin 
in1 =1’b0; 
# 
50 
in1 =1’b1; 
# 
50 
in1 =1’b0; 
$stop 
end 
endmodule

如果板级调试生成bit导入硬件时
然后接着执行5 
5. 添加约束条件，执行实现，然后图形界面更改引脚约束的默认设置，保存到约束文件。