vivado仿真设计流程
1. 建立工程2. 添加源文件，运用verilog HDL描述电路3. 综合，产生网表，直观的门级电路描述4.仿真 需要编写激励源一般模式：添加一个.v文件，编写模式module test_top;/*输入定义为reg类型，因为要在i...
发表于 8/17/2016 6:31:32 PM
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