DDR 控制器常见问题分析
DDR控制器常见问题分析:PCB信号完整性不好,降频使用;VTT参考电压精度不够哦;时钟先稳定后解复位;
发表于 6/13/2016 10:57:23 AM
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AXI总线技术
scatter/gather方式是与block dma方式相对应的一种dma方式。 在dma传输数据的过程中,要求源物理地址和目标物理地址必须是连续的。但在有的计算机体系中,如IA,连续的存储器地址在物理上不一定是连续的,则dma传...
发表于 5/22/2016 2:22:29 PM
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设计中不使用硬复位
逻辑内部PLL在没有复位信号控制的情况下,能否在FPGA加载成功之后,PLL 100%正常工作及锁定?a) 可以锁定,PLL的特性时钟信号发生变化会去重新锁定的。举个简单例子,切断时钟源再恢复,PLL的Lock会无效,再重新锁定...
发表于 5/11/2016 9:15:56 AM
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zynq驱动程序
zynq模块裸机驱动程序目录:Xilinx\SDK\2015.2\data\embeddedsw\XilinxProcessorIPLib\driverszynq DDR3逻辑端有4个HP接口可以控制,评估效果可以参考xapp792Refe...
发表于 4/29/2016 9:55:39 AM
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xilinx管脚分配
1.DDR3使用1.5V电平或者1.35V电平,如果DDR3 bank剩下管脚需要用做LVDS管脚,不能使用内部100欧姆电阻,需要外挂电阻才能用做LVDS差分对;
发表于 4/27/2016 7:40:26 PM
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xilinx 功耗分析
环境温度高,漏电流大,功耗升高;两片16位DQS DDR3,功耗大概600mW(SSTL电平标准),如果信号质量较好,可以使用功耗较低的SSTL-R电平接口,功耗大概500mW
发表于 4/27/2016 7:33:54 PM
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常见约束分析
单端时钟画在了CC pin的N端引脚set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets HDMIR0_CLK_IBUF]
发表于 4/27/2016 7:28:56 PM
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