freemodbus源码分析详解
发表于 2016/1/7 14:01:01
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在modesim中显示状态机变量参数名的两种方法及比较
在modesim中显示状态机变量参数名的两种方法及比较2015年6月24日byshawge对于VHDL，modelsim是直接支持的，对于verilog我们则需要动些小脑筯。我在网上搜罗了一下，主要包括以下两种方法：1.通过modelsim的virtualtype命令来实现。2.通过条件编译指令来实现
发表于 2015/7/14 19:20:51
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关于流水线延时公式的个人理解
关于流水线延时公式的个人理解2015年6月30日byshawge不带反馈的组合逻辑展开成流水线结构的优点在很多文章中已经阐述，主要是提高系统的性能，主要的手法是插入寄存器暂存组合逻辑的中间计算结果。但纵观网上文章对流水线性能提升的分析，写得都不显然，当
发表于 2015/7/14 19:20:15
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时序优化之物理综合优化
2015年7月1日byshawge所谓物理综合优化，其实是EDA功具自身去通过改变器件步局及布线来实现时序收敛，看上去好像比较方便，但实际其存在极大的局限性：这种优化主要针对非代码控制的部分进行优化，举例如你使用了一些三方的IP库，你修改不了他们的代码，因
发表于 2015/7/14 19:19:31
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quartus 和 modelsim中的注意事项
quartus和modelsim中的注意事项2015年7月2日byshawge在《TheIEEEVerilog1364-2001Standard》标准中，允许只有1bit的wire型变量不需要事先声明直接使用。如下代码在quartus中以verilog2001编译不会报错，但是在modesim中就会报错。即在quartus中你可以如下写
发表于 2015/7/14 19:17:21
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