XML(2006-10-30 10:48:55)
XML（扩展标记语言）。虽然HTML的标记众多，但还是无法满足所有的文档类型，例如乐谱、数学公式等等。而XML不必使用已定义的元素，可以创建适用于更多文档类型的元素。创建新的XML文件可以使用自己定义的元素。有三种方法可以使浏览器知道如何处理这些元素：样式表连接
发表于 7/17/2010 10:48:08 PM
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readback 笔记（5）(2006-10-26 01:38:03)
修改state寄存器中GSR值的方法。在工程中添加startup_spartan2（一种特殊资源），startup_spartan2有GSR的输入引脚，置1是reset/set。原本是想，如果GSR不reset，任务就可以在状态bitstream的基础上继续执行。这样就有个问题，控制GSR不reset是
发表于 7/17/2010 10:47:29 PM
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readback 笔记（4）(2006-10-21 02:38:49)转载
readback后任务执行的状态可被回读回来，但是如果将回读的bit流不加修改的写回到FPGA中，任务并不是从回读时的状态开始执行，而是又从初始态开始执行，也就是说状态bit对配置没影响（回读到的与初值不同的状态是FF的writebit）。xilinx的文档中没有说
发表于 7/17/2010 10:46:54 PM
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readback 笔记（3） (2006-10-11 12:49:40)
当COR是00A03F2D时STA为00006740芯片从初始态工作正常00A03F2F00006640芯片不计数，停止在初始态00A07F2F&n
发表于 7/16/2010 5:25:13 PM
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readback 笔记（2） (2006-10-10 18:50:22)
xapp138(Virtex):TheStart-upSequencerisan8-phasesequentialstatemachinethattransitionsfromphase0tophase7.TheStart-upSequencerperformsthefollowingtasks:1.ReleasestheDONEpin.2.NegatesGTS,activatingalltheI/Os.3.AssertsGWE,allowingallRAMsandflip-flopstocha
发表于 7/16/2010 5:23:44 PM
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readback 笔记（1） (2006-10-10 00:58:39)
发表于 7/15/2010 2:35:30 PM
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在实现基于模块的部分重配置时模块名称的对应关系 (2006-09-23 00:59:33)
发表于 7/15/2010 2:34:35 PM
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bitstream文件结构(2) (2006-09-06 23:59:12)
发表于 7/15/2010 2:33:33 PM
阅读（1715）
bitstream文件结构(1) (2006-09-01 21:47:22)
bitstream文件用于FPGA的JTAG下载。既通过JTAG将bitstream文件正确的下载到FPGA中，FPGA就可以工作。FPGA内部的configurationmemory被分成的段叫做"frame"，同系列的各款芯片frame数不同，frame内所包含的bits也不同。FPGA内部还有10个internalco
发表于 7/14/2010 1:53:41 PM
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基于FPGA的部分重配置 (2006-08-21 17:56:36)
部分重配置，既动态配置部分芯片时，芯片的其他部分可正常工作，且向芯片中下载部分配置bit文件时，芯片的DONE脚不被拉低。使用FPGA的这一特性，可实现对芯片的分时复用。首先做部分重配置的FPGA内部必须要有TBUF，因为在部分可重配置中，重配置模块和其它
发表于 7/13/2010 1:46:33 PM
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FPGA开发中的模块化设计 (modular design) (2006-08-10 16:09:18)
模块化设计适用于团队开发设计内部关系易于划分、模块间连接较少的项目。模块化设计首先由teamleader进行整体设计，各模块使用blockbox代替，只指明模块间的连接（使用“伪逻辑”（pseudologic）连接）和整体设计的外部端口，并约束各模块在FPGA芯片内
发表于 7/13/2010 1:45:51 PM
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GAL
发表于 7/9/2010 2:41:10 PM
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P2P (2006-05-30 22:14:51)
发表于 7/9/2010 2:39:22 PM
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DDR时序(1) (2006-05-14 22:28:14)
很长一段时间在FPGA上做DDR的控制器,试着用xilinx的IPCode可是在实现时出了问题.后来决心自己写,又因为频率过高(100M),写出的控制器有毛刺,不稳定.下图是我仿真的结果:dqs是datastrobe当dqs是上升延或下降延时dq_out的输出被DDR接收,dq_t是控制双向口的信号,dq_t
发表于 7/8/2010 3:37:05 PM
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IIC与视频芯片7113(2)
IC接口中的SDA和SCL通过上拉电阻连接到电源上,芯片在IIC线上只输出0和Z,1是上拉电阻提供的,并且连接到IIC的输出级必须是漏极开路线集电极开路,这样才可以实现线与的功能.在FPGA中实现时,双向口SDA和SCL要连ISE元件库里的pullup元件,实现上拉电阻的功能.
发表于 7/7/2010 4:48:19 PM
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