VHDL的有符号运算
VHDL的有符号整型运算(byWind330)最近做了一个色域空间转换的RTL设计，中间有涉及加法、减法、乘法等运算，很好地学了VHDL相关的有符号整型运算。相关知识有符号整型运算相关的库是ieee.numeric_std，相关的数据类型有signed和unsigned，相关的函数有
发表于 2010/10/27 21:23:06
阅读（4016）
再辨For...Loop语句
今日，在Modelsim仿真工程中有如下一段代码（注意：原先代码中使用的是注释部分代码，而不是For…Generate）。改进后代码原始代码当使用注释代码进行仿真时，始终无法得到正确的信号延时链，得到的一堆不确定值（如下图），于是，使出浑身，从源头至结尾地地毯式
发表于 2010/9/16 14:08:05
阅读（1779）
枚举类型到逻辑向量的转换（VHDL）
发表于 2010/9/10 10:18:10
阅读（2238）
For...Loop可综合性分析
VHDL的循环语句有三种：for循环、while循环和无限循环loopendloop，实际上，1oop…endloop可以看作是循环条件永远为真的while循环。在行为综合中，循环语句的处理是极其复杂的。在寄存器级进行综合，要求for循环的上下界必须是静态已知，否则是不可综
发表于 2010/8/31 10:18:59
阅读（1990）
FPGA教程之频率
每个CPU都有一个工作频率，FPGA也不例外（当然，只有你的设计应该是时序逻辑），那该频率是根据什么形成的呢？首先，我们来分析16-bit计数器，通过该用例，掌握QuartusII的时序分析器及了解一个时序逻辑频率的概念。源代码如下（QuautusII7.2SP3，EP2C35F484C8）：libra
发表于 2010/8/30 10:07:26
阅读（2641）
