QuartusII中调用Modelsim的方法
Modelsim的使用1， 建立工程编译通过之后——证明实例工程无语法等简单错误。编写testbench2， 将testbench 添加到工程中，进行编译通过。会在工程的file中看到testbench也在工程file中——证明test...
发表于 2014/4/29 11:56:13
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关于VerilogHDL生成的锁存器
总是会遇到有写文档中提到，不要生成锁存器。问题是 一： 什么叫锁存器 二 ： 为什么不要生成锁存器 三 ： 如何避免生成锁存器 好，现在就这三个问题，一一做出解答 一 什么叫锁存器锁存器(Lat...
发表于 2013/9/22 11:55:06
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用4bit的counter看同步复位与异步复位
先看看这个同步复位 1 //date: 2013/8/20 2 //designer :pengxiaoen 3 4 module counter_4 ( 5 clock,reset, 6 ...
发表于 2013/8/20 11:54:06
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135实例——add_4
自我检讨，基础太差了。找了一本135个实例的pdf文档，一个个往后面编吧，希望能巩固一下基础 1 //date : 2013/8/19 2 //designer :pengxiaoen 3 //function 4 5 module a...
发表于 2013/8/19 11:52:47
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static timing analysis 基础
此博文依据 特权同学在电子发烧友上的讲座PPT进行整理而成。static timing analysis 静态时序分析基础 过约束：有不必要的约束，或者是约束不能再某一情况下满足。——约束过头了欠约束：有些必要的约束条件没有附加到约束中...
发表于 2013/8/7 11:51:40
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综合的区别
QuartusII逻辑综合：将输入转化成等价的逻辑门，然后映射到物理器件当中。两个节点之间根据逻辑门数量进行计算时序。物理综合：在逻辑综合基础上增加了布局布线和互联的信息，以及布线延时。 针对组合逻辑进行物理综合：1，只改变了LUT2，不改...
发表于 2013/6/30 11:50:18
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使用signalTapII看综合掉的wrie和register的值
此博文内容是欣赏完 为真OO 无双博客的笔记比如我们要看reg [3:0] 这个cnt 的值，但是如果Quartus 将它综合了呢可以将这个语句改成或者是 如果将它放到module后面这个的功能是不综合这个module中的reg/*sy...
发表于 2013/5/24 11:49:18
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避免QuartusII中将没有进行定义的信号自动生成wrie类型
本博文是按照真OO无双博客中的内容编写，因为自己是 不到黄河不死心的人，所以还是自己动手试试。当然不是怀疑人家的意思，只是觉得——有意思。好奇者莫怪。 果然出现的是warning果然强大，加进去了出现了error，哈哈`default_ne...
发表于 2013/5/24 11:48:16
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