在QuartusII 中使用tcl对工程进行复制——半自动
最近在看coyoo的博客，加上手上有一本coyoo老师的书籍。本人是脚本小白，怎么看都没有看懂这个自动化是怎么实现的。 先说我的半自动化，后面在说我对自动化的一点疑惑—— 目前没有实现 目录环境： 首先，我的quartusII 软...
发表于 2016/1/13 13:25:35
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关于QuartusII中的文件加密
有时候我们要把工程交接给别人，但是又不希望对方看到里面的东西。在网上查找了几位大牛的博客进行整合 来自coyoo博客 http://bbs.ednchina.com/BLOG_ARTICLE_248287.HTM 中提到了 第一种办...
发表于 2016/1/11 13:22:10
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DW8051调试终结
都不记得自己到底揪心了多久 —— 归根结底还是自己太菜了。终于找到了DW8051移植的bug。 这么大的一个图居然没有看到，真是气煞老夫也。在原来移植的基础之上加两个反相器就OK 了
发表于 2014/12/10 13:21:20
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基于FPGA的DW8051移植（三）
总结一下问题： 1） http://www.cnblogs.com/sepeng/p/4137405.html 基于FPGA的DW8051移植（一）里面用modelsim观测波形发现程序进入了idata区间初始化循环中跳转不出来，没有进...
发表于 2014/12/5 13:20:07
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基于FPGA的DW8051移植（二）
基于上一篇博文继续，本来想换到oc8051，但是还是不甘心，弄了这么久还是没有弄出来，真是打击屎了。 上一篇说3f进入了operation code所以判断是代码错误，后来发现不可以这么判断。 因为地址00开始进入 operation ...
发表于 2014/12/3 13:18:36
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基于FPGA的DW8051移植（一）
最近 半个月都在移植8051，看到DW8051内核资料比较齐全又是新思发布的，所以就开始玩弄 可是这半个月的努力几近白费 —— 移植失败了，不知道从何着手这个内核。可能大家能找到不同的版本，我的是最初的版本，里面包含了datasheet ...
发表于 2014/12/2 13:17:09
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关于QuartusII对ram块的综合
之前在看Altera的官方教程上就有说明，如果我们定义一个reg [`word_w]user_ram[`word_d] ; QuartusII会自动综合成为一个ram—— 当然有一些前提：（后续补充） 今天就这个知识点看Quartus...
发表于 2014/11/13 13:15:21
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CPU自制入门——笔记
最近在看日本人的那本书《CPU自制入门》就开始自己捣鼓。把工程方到QuartusII 里面后发现编译不通过，总是提示找不到头文件。工程的目录架构是这个样子的 而.v文件中的.h 是这么包含的 1 /********...
发表于 2014/11/12 13:13:17
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SDRAM 控制器的解析
本篇博文非原创，是整理了网上的各家之言与一体，为自己以后方便查询所用。如有冒犯请告之。 1.Precharge与Refresh的区别？plj:两者都是对存储单元的电容进行充电、回写。但差异在于： Precharge是对(一个或所有B...
发表于 2014/10/29 13:29:57
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DE1-SOC的sof文件无法下载解决办法
按照前面友晶科技的文档介绍一步步的做，后面发现根本无法下载sof文件。 通常思维： 一，器件选错了。器件选择错误会导致sof文件无法下载，至于这个ID具体怎么识别我没有追究。如果是这种错误QuartusII通常会提示错误所在。 ...
发表于 2014/10/29 11:29:49
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bresenham算法的FPGA的实现2
在上一篇里http://www.cnblogs.com/sepeng/p/4045593.html 《bresenham算法的FPGA的实现1》已经做了一个整体框架的布局，但是那个程序只是支持|k|<1.要想全屏支持，就还需要对这个程序做修...
发表于 2014/10/23 14:20:27
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bresenham算法的FPGA的实现1
接着上一篇的 计算实现给出屏幕上任意两个点，求出这两个点之间直线上的所有的点。http://www.cnblogs.com/sepeng/p/4042464.html 这种直接算法的确是被鄙视了强大的度娘告诉我们还有专用的算法叫bresen...
发表于 2014/10/23 14:18:47
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line
小君童靴说头儿给了他一个project，实现给出屏幕上任意两个点，求出这两个点之间直线上的所有的点。觉得这个很好玩，就自己也写了一点code/*date : 2014/10/21version : QuartusII 14.0 + DE1-...
发表于 2014/10/22 14:17:02
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同步fifo的verilogHDL设计实例
原创设计一个fifo，输入16bit，输出16bit的data，寻址宽度5bit，有空满标志。
发表于 2014/10/14 14:15:21
阅读（1872）
