1） bit文件属性

       Top netlist->add property

2)  Vivado Debug core

     ILA, VIO, IBERT，JTAG to Master

3）插入Debug Core的方法

     * 在HDL代码中（ILA，VIO）

     *在综合后的网表中ILA（推荐）

4）综合设置

    -flatten_hierarchy:  none/rebuilt

     如何找到需要观察的net:  * HDL source : Mark debug

                                            * netlist view

                                            * schematic view

5) 插入ILA

   * source code中实例化

     debug_hub自动跟随ILA生成

6）VIO

    * 监测内部信号

   * 驱动内部信号

   只能通过在HDL source中实例化方法加入