Viva~do学习6：Timing概念
Lunch edge与Capture edgeLuanch edge：源端Reg发送数据的时钟边沿（参考点）Capture edge：目的端Reg捕获数据的边沿(Next launch edge)。4种时序路径1）Input delay：...
发表于 4/7/2017 3:16:47 PM
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Viva~do学习5：调试
1） bit文件属性 Top netlist->add property2) Vivado Debug core ILA, VIO, IBERT，JTAG to Master3）插入Debug Core的方法 ...
发表于 4/6/2017 3:46:37 PM
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Viva~do学习4：文件和IP管理
source文件目录source_1目录： RTL code： .v IP core： .xci， .dcp IPI: .bdco...
发表于 4/6/2017 3:34:44 PM
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Viva~do学习3：I/O和Clock规划
为PCB优化IO连接1）可视化IO连接：PCB设计；2）考虑PCB放置和FPGA摆放位置，高速接口；3）根据内部资源分配IO；4）可视化外部Pin与内部Die pad的关系。I/O规划1）设置FPGA Configure模式；2）定义互换...
发表于 4/6/2017 3:13:15 PM
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Viva~do学习2：在设计中如何使用IP
在设计中有2中使用IP的方法1） 使用Management IP创建IP工程，然后在设计中加入IP工程中的IP；2） 在当前的工程中定制IP；IP Catalog-->IP-->Generate output products-->ins...
发表于 4/4/2017 3:50:12 PM
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Viva~do学习1：Vivado设计流程和使用模式
1. Vivado有2种开发模式：Project和Non-project；2. Vivado是以IP为核心进行的设计； IP设计有两个重要的工具： 1）IP Packaging ： 可以将用户的设计打包为IP，然后放入IP Cata...
发表于 4/3/2017 11:48:12 PM
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常用时序分析SDC 命令参考
常用时序分析SDC 命令参考 （一）1. Define design environment1.1. Set_operating_conditions1.2. Set_wire_load_model1.3. S...
发表于 4/1/2017 2:57:58 PM
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