Diamond中调用ActiveHDL仿真入门教程
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发表于 7/4/2017 9:55:50 PM
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1、新建my_testbench.v文件，并输入如下内容；
`timescale 1 ns / 1 ps
module my_testbench();
reg clk1;
wire clk2;
test test1(clk1,clk2);
initial
begin
clk1 = 0;
#83.333;
forever #83.333 clk1 = ~clk1;
end
endmodule
2、Tools->SimulationWizad，在弹出的界面点击next；
3、输入仿真工程名称；
4、点击yes；
5、选择RTL；
6、如图；
7、选择顶层文件；
8、如图；
9、仿真结果如下：
