聊一聊FPGA中除法器的设计（VerilogHDL篇）
其实除法器并不是什么新鲜玩意了，网上关于除法器的博文也多了去了，也有好几种设计方法。有的挺实用，有的应用范围很有限，很难应用于大规模的程序设计中。今天要介绍的也表示什么高级算法，网上之前也有很多人讨论过了，不过基本上都是抄来抄去，有的里面甚至还存在错误，有的只是跑了遍功能仿真，提供的程序也存在较多的错误或者不合理的地方。其实，我也没干什么事，只是把前人的结果总结整理了一遍，把相关的程序规范了一下，
发表于 8/23/2017 3:17:01 PM
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利用TCL脚本（do文件）管理仿真流程简明教程（一）ActiveHDL RTL仿真篇
如本篇博文的标题所示，今天要聊的是高级一点的内容：利用TCL脚本（do文件）管理ActiveHDL RTL仿真流程。标题中的（一）表示，后续可能还会继续发布关于ActiveHDL 另外两种仿真流程的TCL脚本控制方法以及Modelsim软件的相关内容。
发表于 8/16/2017 2:52:41 PM
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Diamond中调用ActiveHDL仿真入门教程
1、新建my_testbench.v文件，并输入如下内容；2、Tools->SimulationWizad；3、
发表于 7/4/2017 9:55:50 PM
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