PCIe扫盲——ReTimer和ReDriver简介
自2019年下半年，PCIe Gen5正式发布以来，其单个Lane/Channel速率已达32Gbps，传统的FR4电路板支持这么高的速率是完全不可能的事情。即使面对的是Gen4带来的16Gbps，FR4仍在瑟瑟发抖……
发表于 2021/3/21 16:58:55
阅读（64836）
Lattice CrossLink-NX/Certus-NX FPGA 对PCIe的支持
本文主要介绍Lattice近期发布的两款芯片对PCIe协议的支持，以及相关IP的使用方法和注意事项。
发表于 2020/7/3 9:04:42
阅读（6568）
PCIe扫盲——128/130b编码详解
前面的文章介绍过PCIe的Gen1和Gen2模式下，物理层使用的是8b/10b的编码。这种编码方式能够实现直流均衡，并且能将数据流中的连0连1控制在5个以内（最多5个连续的1或者0）。但是8b/10b编码的缺点也很明显，
发表于 2020/5/25 11:02:43
阅读（25203）
PCIe扫盲——关于PCIe参考时钟的讨论
本文来聊一聊PCIe系统中的参考时钟，主要参考资料为PCIe Base Spec和CEM Spec。在1.0a和1.1版本的PCIe Base Spec中并没有详细的关于参考时钟的描述，而是在与之对应的CEM Spec中提及。从V2.0版的PCIe Base Spec开始，在物理层电气子层章节中增加了参考时钟相关的内容，同时提出了PCIe参考时钟的三种架构：
发表于 2020/1/16 9:17:03
阅读（32810）
推荐两个实用的PCIe工具软件
本文向大家推荐两个实用的PCIe相关的工具软件，Mindshare的Arbor和Teledyne LeCroy的TeleScan PE。
发表于 2020/1/15 13:14:17
阅读（26504）
PCIe V1.1/V2.1/V3.0 Changes Overview
本文将简要地介绍PCIe V1.1相对于V1.0a的主要更新，V2.1相对于V2.0的主要更新，V3.0相对于V2.1的主要更新。主要参考资料来自于Mindshare，将作为附件放在本文的末尾处。
发表于 2020/1/15 11:01:52
阅读（8693）
PCIe中的Crosslink与Multi-Root/Multi-Processor系统
在PCIe总线中，Switch是一个特殊的设备，该设备由1个上游端口和2~n个下游端口组成。PCIe总线规定，在一个Switch中可以与RC直接或者间接相连的端口为上游端口，在PCIe总线中，RC的位置一般在上方，这也是上游端口这个称呼的由来。在Switch中除了上游端口外，其他所有端口都被称为下游端口。下游端口一般与EP相连，或者连接下一级Switch继续扩展PCIe链路。其中与上游端口相连的P
发表于 2020/1/15 10:27:00
阅读（8919）
PCIe扫盲——M-PCIe与MIPI M-PHY
M-PCIe即Mobile PCIe，主要应用对象是智能手机等嵌入式设备。PCI-SIG在PCIe Spec V3.1中引入基于MIPI ...
发表于 2019/9/1 17:34:36
阅读（7220）
【转】GenZ，CXL，NVLINK，OpenCAPI，CCIX乱战
纵观数据中心业界，底层技术方面其实正处在一场架构变革的初始点，这场变革就是I/O总线的网络化以及I/O资源的大规模池化。众所周知，在开放平台下，PCIE是目前高性能I/O设备普遍采用的总线类型，目前已经到Gen4，很快会到Gen5。但是PC...
发表于 2019/8/30 14:54:37
阅读（5065）
PCIe扫盲——PCIe演进方向？CCIX简介
摩尔定律逐渐降速，业界需要一同寻找提升计算性能、同时保持低功耗的方法。缓存一致性的加速器互联，即CCIX™（读成“see 6”）是一种能够将两个或两个以上器件通过缓存一致性的方式来共享数据的片间互联。机器学习和大数据应用正深刻的变革数据处理的方式。通过片外加速器的定制，传统处理器从计算到网络的应用都得到了增强；这推动了产业整体向加速器和异构计算发展。对目前很多计算任务，加速器能够比单独的处理器速度
发表于 2019/8/30 14:40:48
阅读（7818）
PCIe扫盲——基于WinDriver快速开发PCIe驱动简明教程
本文将简要介绍如何使用Jungo公司的WinDriver工具快速开发PCI Express设备驱动，以及相关注意事项。本文所使用的的测试平台信息如下：Win7 SP1 64bit、WinDriver12.1、MSVS2012、
发表于 2019/6/25 14:31:17
阅读（14099）
PCIe扫盲——PCIe总线性能评估（有效数据速率估算）
前面的文章提到过PCIe总线（Gen1&Gen2）采用了8b/10b编码，因此其有效数据速率为物理线路上的速率的80%。即Gen1的有效速率为2.0Gbps=2.5Gbps*80%，而Gen2的有效速率为4Gbps=5Gbps*80%。
如果以数据包的Data Payload为真实有效数据，来计算得话，实际应用中的有效速率会更低。因为，数据包的包头、包尾（LCRC和ECRC等）……
发表于 2019/3/6 16:29:52
阅读（16023）
PCIe扫盲——PCIe卡Spec（CEM）导读
前面的文章介绍过，PCIe总线除了有Base Spec，还有关于PCIe卡的Spec（又称为CEM Spec，全称为PCI Express Card Electromechanical Specification）。该Spec主要内容包括辅...
发表于 2019/2/27 9:57:48
阅读（22472）
PCIe扫盲——Power Management概述（二）——链路唤醒与PME产生
链路唤醒机制可以让处于非D0状态的Endpoint，通过唤醒来请求Root（软件层）让其返回D0状态。PCIe PM的软件层和PCI PM是兼容的，尽管其硬件实现方式并非完全相同。PCI PM的唤醒机制是通过一个边带信号来实现的，而PCIe PM还支持一种inband的PME消息（Power Management Event Message）来实现这一功能。
发表于 2019/2/26 9:09:56
阅读（16993）
PCIe扫盲——Power Management概述（一）
PCIe总线定义的与功耗管理功能（Power Management，PM）相关的主要有：PCI-Compatible PM、Native PCIe Extensions、Bandwith Management和Event Timing Optimization。
发表于 2019/2/25 16:08:49
阅读（31265）
