Lattice Diamond Reveal SerDes Debug Core简明教程（For ECP5）
本文将以Lattice ECP5为例，简要地介绍一下如何使用Diamond中的Reveal工具来调试SerDes/PCS。文中使用的Project在文章最后的附件中，Project是基于Lattice ECP5 Versa板写的，可以直接使用。
发表于 6/18/2019 5:56:25 PM
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Lattice Diamond EPIC工具使用简明教程（一）
由于部分复杂IP中包含了PLL等基础的Module，用户在调用（例化）这些复杂的IP时，一般不可以直接去修改其中包含的Module的配置参数，这些配置参数是由IP工具自动产生的。但是，在某些特殊的情况下，用户可能对IP工具自动产生的配置参数...
发表于 9/5/2018 2:29:59 PM
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静态时序分析之——Diamond时序报告分析简明教程（一）
注：原文作者为小诸葛叶，原文地址：http://www.cnblogs.com/xiaozhuge/p/6442248.html
发表于 1/25/2018 3:07:13 PM
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Lattice Diamond的PMI原语使用简明教程
PMI (Parameterized Module Instantiation) ，即参数模块实例化，是一种便捷的例化Lattice标准Module的方式。从功能实现角度来说，PMI能够实现的，IPexpress（或者Clarity）都能够实现；从使用的角度来说，例化PMI模块，和我们平时例化其他的模块，几乎没有任何区别。
发表于 1/19/2018 9:40:10 AM
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一个关于Diamond中的Reveal如何选用参考时钟的问题
最近在调试DDR3的时候遇到一个奇怪的问题，经过一段时间的排查定位，最后发现是Reveal引起的，下面来简单地总结一下。
发表于 1/9/2018 9:40:39 AM
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Diamond使用Clarity生成的IP插入Reveal后无法综合的解决方案
问题描述：
某个工程里面使用了Clarity生成的IP，并直接将Clarity生成的sbx文件导入到工程中。在未使用Reveal功能之前，一切正常。但是当插入Reveal功能时，发现此时使用Synplify Pro综合和报错，说IP的某个文件重复了（而实际上并没有重复），因此综合失败。因为这些文件是必须的，所以解决方式肯定不是删除这些文件。
发表于 12/19/2017 11:21:09 AM
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Diamond无法完成PAR的解决方案
当RTL逻辑较为复杂时，尤其是使用了多个EBR和MULT时，采用Diamond默认的Strategy时，有的时候会无法成功的PAR（P and R， Place and Route），或者PAR的速度特别慢。这个时候，我们可以尝试修改Strategy来解决这一问题。
发表于 12/18/2017 9:04:35 AM
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静态时序分析的基本流程（Lattice Diamond篇）
如题，这篇博文来简单地聊一聊使用Lattice的IDE Diamond进行静态时序分析的一般步骤。
发表于 9/2/2017 10:16:51 AM
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FPGA静态时序分析系列博文（目录篇）
静态时序分析是FPGA设计中非常重要的一个过程，也是很多FPGA初学者难以理解的地方。写这篇博文的主要目的是，对我最近的所学、所思做一个简要的总结；同时和大家分享一下我的一些想法，博文中可能存在一些
发表于 8/28/2017 12:57:20 PM
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聊一聊FPGA中除法器的设计（VerilogHDL篇）
其实除法器并不是什么新鲜玩意了，网上关于除法器的博文也多了去了，也有好几种设计方法。有的挺实用，有的应用范围很有限，很难应用于大规模的程序设计中。今天要介绍的也表示什么高级算法，网上之前也有很多人讨论过了，不过基本上都是抄来抄去，有的里面甚至还存在错误，有的只是跑了遍功能仿真，提供的程序也存在较多的错误或者不合理的地方。其实，我也没干什么事，只是把前人的结果总结整理了一遍，把相关的程序规范了一下，
发表于 8/23/2017 3:17:01 PM
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利用TCL脚本（do文件）管理仿真流程简明教程（一）ActiveHDL RTL仿真篇
如本篇博文的标题所示，今天要聊的是高级一点的内容：利用TCL脚本（do文件）管理ActiveHDL RTL仿真流程。标题中的（一）表示，后续可能还会继续发布关于ActiveHDL 另外两种仿真流程的TCL脚本控制方法以及Modelsim软件的相关内容。
发表于 8/16/2017 2:52:41 PM
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关于桶形移位寄存器的讨论
桶形移位寄存器即循环移位寄存器，在浮点加减运算、压缩/解压缩和图像处理算法中有应用，所以稍微说明下：
例如设计一个8位桶形移位器：8位桶形移位器是有8个数据输入位，8个数据输出位和3个控制输入位的组合逻辑电路，其输出字等于输入字的循环移位，循环移位的次数由控制输入位指定。比如，如果输入字等于ABCDEFGH（每个字母表示一位），且输入控制位为101（5），则输出字为FGHABCDE
发表于 7/28/2017 9:54:36 AM
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