一种Low Latency的整数除法器设计
之前写过两篇关于除法器的文章了（http://blog.chinaaet.com/justlxy/p/5100052322和http://blog.chinaaet.com/justlxy/p/5100052068），今天来介绍一种全新的设计思想，这种设计的优势是可以用较少的资源同时实现高速度、低Latency的要求。与此同时，其缺点也很明显，只适用于除数位宽比较低的情况（比如1~8bits）。
发表于 1/4/2018 5:06:32 PM
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聊一聊FPGA中除法器的设计（VerilogHDL篇）
其实除法器并不是什么新鲜玩意了，网上关于除法器的博文也多了去了，也有好几种设计方法。有的挺实用，有的应用范围很有限，很难应用于大规模的程序设计中。今天要介绍的也表示什么高级算法，网上之前也有很多人讨论过了，不过基本上都是抄来抄去，有的里面甚至还存在错误，有的只是跑了遍功能仿真，提供的程序也存在较多的错误或者不合理的地方。其实，我也没干什么事，只是把前人的结果总结整理了一遍，把相关的程序规范了一下，
发表于 8/23/2017 3:17:01 PM
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