k7_pcie_dma_ddr3_base第四节
1赞
发表于 9/6/2016 9:06:50 AM
阅读（3844）
前三节主要整理k7_pcie_dma_ddr3_base整个工程，这节主要做simulation
文件结构有问题需要修改
修改后如下board为顶层文件一边是dut(design under test),一边是rp(root port).rp就是verilog中的testbench
遇到错误
修改如下
最终simulation通过
增加ddr3_mode
最终如下
