如何將memory轉成vector? (SOC) (Verilog)
发表于 11/8/2010 10:31:15 AM
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（转载）verilog 不可综合语句
（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，neg
发表于 10/19/2010 12:12:28 PM
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关于Verilog的可综合性
学FPGA和Verilog一个月有余，借助课本资料和学校配的FPGA学习板，也能在参考别人程序的基础上自己别写一下简单的控制程序，等于是把FPGA当作一个速度快的单片机来使用，菜鸟一个，希望不要见笑！同时也在EDN发表了几篇自己调试成功的小程序～由于之前一直在使用单片机的
发表于 10/8/2010 12:02:17 PM
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