FPGA的时序约束
FPGA的时序约束在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这
发表于 5/23/2015 11:11:06 PM
阅读（2070）
FPGA配置及接口电路
与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。这些配置数据通过外部控制电路或微处理器加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电时，都必须对FPGA进行重新配置，在不掉电的情况下，这些逻辑结构将会始
发表于 5/23/2015 10:52:42 PM
阅读（2766）
分析Cyclone IV器件IO中的Slew Rate Control
一直以来，在进行管脚分配的时候，只分配Direction,Location,和I/OStandard。而且程序运行起来，也基本上没有啥问题。最近比较空，则对PinPlanner管脚分配中的其他几个选项进行了一点研究，首先对SlewRate进行讨论，有不对不足之处，欢迎大家指出和补充，因为本人也没有
发表于 5/23/2015 8:20:42 PM
阅读（3234）
