在使用锁相环相对应的芯片时，我们应该先检测时序图，ADI 的所有锁相环产品控制接口均为三线串行控制接口。但是要注意一点是：LE 的上升沿应跟Clock的上升沿对齐，而非Clock的下降沿。上图是错误的，下图则是正确的。

控制接口由时钟CLOCK，数据DATA，加载使能LE 构成。加载使能LE 的下降沿提供起始串行数据的同步。串行数据先移位到PLL频率合成器的移位寄存器中，然后在LE 的上升沿更新内部相应寄存器。一般地，控制PLL 的信号包括：CE，LE，CLK，DATA。CLK 和DATA 信号可以共用，即占用2 个MCU 的IO 口，用LE 信号来控制对哪个PLL 芯片进行操作。多个LE 信号也可以共用一个MCU 的IO 口，这时需要用CE 信号对芯片进行上电和下电的控制。

SPI控制接口为3V/3.3V CMOS电平。这个电压比较好搞定，只要几块转换芯片就可以了。我看到别的博客里有电压转换图，这里就不说了。另外，需要注意的是对PLL芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参照芯片资料中的描述。特别地，在对ADF4360 的寄存器进行操作时，注意在写控制寄存器和N 计数器间要有一定的延时。

控制信号的产生，可以用MCU，DSP，或者FPGA。产生的时钟和数据一定要干净，过冲小。当用FPGA 产生时，要避免竞争和冒险现象，防止产生毛刺。如果毛刺无法避免，可以在数据线和时钟线上并联一个10~47pF的电容，来吸收这些毛刺。但是电容一定要和芯片的离得很近，否则就不会起到滤波的作用。如果想要效果好点，也可以采用容阻滤波的方法。ADI提供的PLL产品也可以工作在低于最小的参考输入频率下，条件是输入信号的转换速率要满足给定的要求。在PLL 频率综合器的设计中，我们推荐使用温度补偿型晶振（TCXO）。在需要微调参考的情况下使用VCXO，需要注意VCXO 灵敏度比较小，比如100Hz/V，所以设计环路滤波器的带宽不能很大（比如200Hz），否则构成滤波器的电容将会很大，而电阻会很小。普通有源晶振，由于其温度稳定性差，在高精度的频率设计中不推荐使用。