结合ADI产品对锁相环问题说明
频率指标：可以工作在低于最小的射频输入信号频率上，条件是RF信号的SlewRate满足要求。例如，ADF4106数据手册规定最小射频输入信号500MHz，功率为-10dBm，这相应于峰峰值为200mV，slewrate=314V/us。如果您的输入信号频率低于500MHz，但功率满足要求，并且slewra
发表于 6/7/2012 3:54:18 PM
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三阶锁相环
ADI公司在锁相环方面的产品很多，现在先介绍一下三界锁相环。数字PLL，就是指应用于数字系统的PLL，也就是说数字PLL中的各个模块都是以数字器件来实现的，是一个数字的电路。数字锁相环的优点是电路最简单有效,可采用没有压控的晶振,降低了成本,提高
发表于 6/7/2012 3:49:14 PM
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ADI锁相环问题总结
因为有源滤波器因为采用放大器而引入噪声，所以有源滤波器的PLL产生的频率的相位噪声性能会比采用无源滤波器的PLL输出差。因此在设计中ADI公司的环路滤波器一般都会选择选用无源滤波器。在无源滤波器中，三阶无源滤波器是最常用的一种结构。PLL频率合成器的电荷泵
发表于 5/11/2012 10:14:22 AM
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ADI公司锁相环杂散问题
锁相环中最常见的杂散信号就是参考杂散。有用信号频率从而降低接收机的灵敏度。锁相环中参考源、R分频器、滤波器、压控振荡器、分频器等部分都会产生噪声，相应的就会引入杂散，并且通过环路的传递最终成为输出信号的一部分，但是这其中最大的两个噪声源为输入噪
发表于 4/24/2012 8:59:02 AM
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锁相环锁定时间问题
锁相环从一个指定频率跳变到另一个指定频率（在给定的频率误差范围内）所用的时间就是锁定时间。频率跳变的步长取决于PLL频率合成器工作在限定的系统频带上所能达到的最大的频率跳变能力。例如，GSM-900，频率步长最大为45MHz，而GSM-1800为95MHz。容许的频率误差
发表于 4/24/2012 8:57:02 AM
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ADI公司锁相环时序及频率问题
在使用锁相环相对应的芯片时，我们应该先检测时序图，ADI的所有锁相环产品控制接口均为三线串行控制接口。但是要注意一点是：LE的上升沿应跟Clock的上升沿对齐，而非Clock的下降沿。上图是错误的，下图则是正确的。控制接口由时钟CLOCK，数据DATA，加载使能
发表于 4/24/2012 8:55:21 AM
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