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基于FPGA的原理图PCB设计【连载5】——Swap pin设计技巧

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FPGA管脚非常多,在原理图设计中,常常先大致进行PCB草图布局,然后根据布局结果进行原理图电气连接,例如,SDRAM离bank3比较近,那么就将SDRAM在原理图中都连到bank3上。这样看似在进行PCB设计时已没什么问题,但是FPGA管脚太多,有时考虑走线方便以及特殊走线等问题,就要使用swap pin功能,下面就来具体介绍关于FPGA换pin的方法。

换pin大致可分为3步:

(1) 第1步:在原理图中设置pin group;

(2) 第2步:PCB中进行pin swap;

(3) 第3步:回注(back annotation)。

第1步操作步骤如下:

原理图中右击FPGA元件|edit part|view|package|edit|properties| 把所有的“希望”换的pin设置为同一个group值。

点完package后如下图所示。

clip_image002

点完properties后如下图所示,此处需注意,FPGA的配置管脚、专用时钟输入输出管脚、电源地“不要参与换pin”,当然,如下不同bank使用不同电压标准,那不只有同一电压标准的IO才能设置为同一group值。

clip_image004

clip_image006

由于专用时钟输出管脚在properties设置栏中分散在各个bank里,为了防止出错,我一般会把FPGA的专用时钟输出管脚的编号记录下来,我用的FPGA型号EP4CE115F29I7N如下。

编号

定义

257

Pll1_clkoutp

269

Pll1_clkoutn

326

Pll4_clkoutp

337

Pll4_clkoutn

475

Pll2_clkoutn

483

Pll2_clkoutp

524

Pll3_clkoutn

532

Pll3_clkoutp

下面进入第二步,PCB中换pin操作。

Place|swap|pins,选择一个pin,可以换的所有pin都会高亮显示,比较好的换pin方法是把DDR、并行AD等占用大量FPGA IO管脚的器件先连线到FPGA附近,然后视物理位置及走线方便等因素换pin。

第3步,回注,主要目的是将换pin信息反馈到原理图,方法如下:

1. PCB画完后在Allegro中点file-export-logic,在logic type中选择design entry CIS,表示要传回的软件为Capture,在export to directory栏中选择要导出的路径为schematic下的allegro,单击export cadence,弹出执行进度窗口。

clip_image008

2. 打开design entry CIS软件,进入原理图工程,单击tools|back annotate。

3. 在netlist栏选择为schematic下的allegro。

4. Back annotation栏中选择update schematic与view output。

5. 单击确定按钮,执行回注。

clip_image010

clip_image012

回注后相应管脚信息会发生变换,如下图,换pin前信号1_BIT1本来连在C2上,换完pin后,连到了P1上。

clip_image014

到这里,这个连载系列就完成咯!!!